KR19990072377A - 전압레귤레이터 - Google Patents

Abstract

전압 레귤레이터의 기동시에 전원 전류를 감소시키기 위해서, 전압 레귤레이터의 기동시에 클램프 회로가 오류증폭기의 출력에 부가되어, 기동시에 출력 트랜지스터의 온-저항값이 너무 작아지는 것을 방지하고, 그리하여 전압 레귤레이터의 기동시에 전압 레귤레이터의 전원 공급전류가 작아지는 것을 억제한다.

Description

전압 레귤레이터{Voltage Regulator}

본 발명은 전압 레귤레이터(voltage regulator)의 기동시에(전압 레귤레이터로 입력전압을 인가하는 상태를 말한다)에, 전원으로 큰 전류가 흐르는 것을 방지하는 것이 가능한 전압 레귤레이터에 관한 것이다.

종래의 전압 레귤레이터로는, 도 6의 회로도에 도시된 바와 같은 전압 레귤레이터가 알려져 있다. 즉, 종래의 전압 레귤레이터는 기준전압회로(10)의 기준전압 Vref과 전압 레귤레이터의 출력단자(5)의 전압(이하 출력전압) Vout을 분압하는 분압저항(11, 12: bleeder resistors)의 접속점의 전압과의 차이 전압을 증폭하는 오류증폭기(13: error amplifier)로 된 전압 레귤레이터 제어회로와, 출력 트랜지스터(14)로 되어 있다. 오류증폭기(13)의 출력전압을 Verr, 기준전압회로(10)의 출력전압을 Vref, 분압저항(11, 12)의 접속점의 전압을 Va라면, Vref>Va라면 Verr은 낮아지게 되고, 역으로 Vref< Va라면, Verr은 높아지게 된다.

Verr이 낮아지면, 출력 트랜지스터(14)는 P-채널 MOS 트랜지스터이므로, 게이트-소스간 전압이 커지게 되며, 온(ON)-저항이 작아지게 되어, 출력전압 Vout를 상승시키도록 기동하고, 역으로, Verr이 높아지게 되면, 출력 트랜지스터(14)의 온-저항을 높여서, 출력전압을 낮추도록 기동하여, 출력전압 Vout를 일정치로 유지한다.

일반적으로 전압 레귤레이터의 경우, 기동시에 출력전압 Vout는 소망하는 전압보다도 낮으므로, 출력전압을 높게 하기 위해 오류증폭기(13)의 출력 Verr은 최소값으로 되며, 출력 트랜지스터(14)의 온-저항이 매우 적어지도록 제어한다.

그러나, 종래의 전압 레귤레이터에서는, 기동시에 전원으로 대전류가 흘러서 전원 또는 출력 트랜지스터에 손상을 입힌다는 문제점이 있다.

그래서, 종래의 전압 레귤레이터의 이러한 문제점을 해결하기 위해서, 본 발명은 전압 레귤레이터 기동시에 오류증폭기의 출력전압을 클램프(clamp)하여, 출력 트랜지스터의 온-저항이 매우 적게 되는 것을 금지하고, 그리하여, 기동시에 전원 전류 및 출력 트랜지스터의 전류를 억제하도록 하는 기술을 제공한다.

도 1은 본 발명의 제1실시예에 따른 전압 레귤레이터의 회로도,

도 2는 본 발명의 제1실시예에 따른 전압 레귤레이터 회로의 동작 설명도,

도 3은 본 발명의 종래의 전압 레귤레이터와 본원 발명의 전압 레귤레이터의 기동시에서의 전원 전류를 설명하기 위한 도면,

도 4는 본 발명의 제2실시예에 따른 전압 레귤레이터의 회로도,

도 5는 본 발명의 제2실시예에 따른 전압 레귤레이터 회로의 동작 설명도,

도 6은 종래의 전압 레귤레이터의 설명도이다.

<도면의 주요부분에 대한 부호의 설명>

10: 기준전압회로 11, 12: 분압저항

13: 오류증폭기 14: 출력트랜지스터

120, 130: 오류증폭기 클램프 회로 124: 제너 다이오드

133: 전압 폴로워 회로(voltage follower circuit)

전술한 과제를 해결하기 위한 수단으로, 본 발명에 따르면, 전압 레귤레이터 제어회로에서 기동시에 오류증폭기의 출력을 클램프하며, 그래서 전원 전류 및 출력 트랜지스터의 전류를 억제할 수 있도록 한다.

전압 레귤레이터의 기동시에, 오류증폭기의 출력을 클램프하여서, 출력 트랜지스터가 낮은 저항상태로 되는 것을 방지하는 것으로, 기동시의 전원전류 및 출력 트랜지스터의 전류를 억제할 수 있다.

이하, 본 발명의 실시 형태를 첨부된 도면을 기초로 설명하도록 한다. 도 1은 본 발명의 제1의 실시예를 도시한 전압 레귤레이터 회로도이다. 기준전압 회로(10), 분압저항(11, 12), 오류증폭기(13) 및 출력 트랜지스터(14)는 종래와 동일한 형태이다.

클램프 회로(120)는, 오류 증폭기(13)의 출력에 부가된다. 클램프 회로(120)는 정전류회로(121), 커패시터(122), 스위치(123) 및 제너 다이오드(124)로 구성된다. 기동시에 정전류회로(121)의 전류에 의해서, 커패시터(122)로의 충전이 개시되며, 주어진 일정 전압으로 충전될 때까지 스위치(123)는 온-상태를 유지한다.

스위치(123)가 온 되어 있는 동안, 제너 다이오드(124)의 제너 전압을 Vz라고 하면, 오류증폭기(13)의 출력전압 Verr은 전원전압 VDD - 제너 전압 Vz보다 낮아지더라도, VDD - Vz(클램프 전압)으로 클램프된다.

다시 말해, 오류증폭기(13)의 출력전압 Verr은, 전압 레귤레이터의 기동시에 스위치(123)가 온 되어 있는 주어진 일정 기간 동안 전압 VDD-Vz로 클램프 되기 때문에, 그 시점의 출력 트랜지스터(14)의 온-저항은 게이트-소스간 전압이 Vz 밖에 되지 않으므로, 소정의 온-저항값으로 된다. 이것을 도2에 도시하였다. 여기서 가로축은 시간축이다. 스위치(123)가 온 상태인 주어진 기간은 통상적으로 수십 μsec 내지 수백 μsec 정도이며, 그 범위 내에서 정전류회로(121)의 정전류값과, 커패시터(122)의 값에 따라 임의로 설정될 수 있다.

종래의 경우처럼 이러한 클램프 회로가 없는 경우, 기동시에 전원 전압에 대략 동등한 VDD전압이 출력 트랜지스터(14)의 게이트-소스 사이에 걸리므로, 온-저항은 매우 적게 된다.

도 3에는, 종래의 경우와 본원 발명의 경우에서의 전압 레귤레이터 기동시의 전원 전류를 알기 쉽게 도시하였다.

점선(a)은 종래의 전원 전류를 도시한 것이며, 실선(b)은 본원 발명의 전원 전류를 도시한 것이다. 또한 가로축은 시간을 그리고 세로축은 전원전류량을 도시한 것이다. 전압 레귤레이터 기동시에 출력 트랜지스터의 온 저항값을 제한하는 것으로, 최대 전원전류값을 적게 억제할 수 있다.

클램프 전압을 임의로 설정하는 것으로서, 전압 레귤레이터 기동시에 부하를 주어진 전류치로 충전하여서, 출력전압을 상승시킬 수 있다.

전술한 설명에서처럼, 오류증폭기의 출력을 클램프하는 수단으로서 제너 다이오드를 설명하였다. 그러나, 제너 다이오드 외에도 예를 들면, PN접합 다이오드와, 게이트-드레인을 접속한 MOS트랜지스터(또는 이를 여러 단 접속한 것) 또는 별도의 회로 구성에 의한 클램프 회로를 사용하여서도 동일한 효과를 얻을 수 있다.

도 4는 본 발명의 제2의 실시예를 도시한 전압 레귤레이터 회로도이다. 기준전압회로(10), 분압저항(11, 12), 오류증폭기(13) 및 출력 트랜지스터(14)는 종래와 동일한 형태이다. 실시예 1과 다른 점은 오류증폭기(13) 클램프회로의 클램프 전압이 시간 경과와 함께 아날로그 방식으로 변화한다는 것이다. 오류증폭기(13)의 클램프회로(130)는 정전류회로(131), 커패시터(132) 및 전압 폴로워 회로(voltage follower circuit: 133)로 구성된다.

전압 레귤레이터의 기동시에, 정전류회로(131)에 의해서, 커패시터(132)가 충전되고, 서서히 전압 폴로워 회로(133)의 양극 단자의 전압 Vp 가 전원전압 VDD로부터 떨어진다. 전압 폴로워 회로(133)의 출력은 싱크(sink)하는 능력은 없고, 소스(source) 작동하는 능력만이 있다고 가정하면, 오류증폭기(13)의 출력전압 Verr은 전압 레귤레이터의 기동시에 전압 폴로워 회로(133)의 출력에 의해서 클램프되면서 전원 전압 VDD로부터 서서히 떨어지게 된다.

즉, 전압 레귤레이터의 기동시에 출력 트랜지스터의 온 저항을 큰 값으로부터 서서히 낮게 하는 것이므로, 그때의 전원의 최대 전류값을 억제하는 것이 가능하다.

도 5에는, 본 발명의 제2의 실시예의 전압 레귤레이터 기동시의 각부 파형을 도시하였다. 가로축은 시간을 세로축은 각부의 전압을 도시한 것이다.

전압 폴로워(133)의 출력은, 그 양극 단자의 전압Vp과 함께 강하하게 된다. 이 기간 동안, 오류증폭기(13)의 출력전압 Verr 이 전압 폴로워 회로(133)에 의해 클램프되므로, 전압 레귤레이터의 출력 트랜지스터의 온 저항값은 소정의 값으로 제한될 수 있다. 한편, Vp의 전압이 종래의 오류증폭기의 출력전압보다도 낮아지게 되면, 전압 폴로워 회로(133)의 출력에 싱크 능력이 없으므로, 클램프 회로가 없는 경우와 동일한 동작을 하게 된다.

본 발명의 실시예에서는, 전압 레귤레이터의 기동시에 오류증폭기의 출력을 클램프시키고 있지만, 전원이 ON되는 것에 한하지 않고, 칩 이네이블(chip enable) 단자(칩 온/오프 단자)가 있을 경우에 그 제어신호에 의해서 오류증폭기의 출력을 클램프 시켜도 동일한 효과가 있다.

본 발명의 전압 레귤레이터 제어회로 및 전압 레귤레이터는 전압 레귤레이터의 기동시에 오류증폭기의 출력을 클램프하는 것이므로, 기동시에 전원 전류를 억제하는 것이 가능하다라는 효과가 있다.

Claims (2)

1. 적어도 오류증폭기와 출력 트랜지스터를 포함하는 전압 레귤레이터에 있어서, 전압 레귤레이터의 기동시에 주어진 일정 시간 동안 출력 트랜지스터가 온 되는 것을 금지하는 회로를 구비하는 것을 특징으로 하는 전압 레귤레이터.
2. 제 1항에 있어서, 상기 전압 레귤레이터의 기동시에, 상기 출력 트랜지스터의 온-저항을 주어진 일정 시간 동안 고저항 상태로 하거나 또는 시간 경과에 따라 점차 작아지도록 하는 것을 특징으로 하는 전압 레귤레이터.