CN111831046B - 输出级电路及其稳压器 - Google Patents

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Abstract

本发明公开了一种用于稳压器的输出级电路，包括一第一输出晶体管、一第一电压产生器及一第一堆叠晶体管。该第一堆叠晶体管耦接于该第一输出晶体管及该稳压器的一输出端之间。该第一堆叠晶体管的一第一端耦接于该稳压器的该输出端，一第二端耦接于该第一输出晶体管，一第三端耦接于该第一电压产生器。

Description

输出级电路及其稳压器
技术领域
本发明涉及一种可用于稳压器的输出级电路及其稳压器，尤其涉及一种可通过中压组件实现的输出级电路及其稳压器。
背景技术
推挽式稳压器(Push-Pull Voltage Regulator)是一种同时具备拉电流和灌电流能力的低压差稳压器(Low Dropout Regulator)。更明确来说，推挽式稳压器的输出具有可作为电流源的P型金氧半场效晶体管(PMOS transistor)以及可用来提供电流吸收路径的N型金氧半场效晶体管(NMOS transistor)，从而实现推挽式的调节。
当推挽式稳压器操作在高电压域时(即接收较高的电源供应电压)，输出晶体管应采用高压组件，此高压组件的耐压符合电源供应电压。若欲采用中压组件来实现稳压器，则稳压器的输出电压范围必须受到限制，否则输出晶体管的跨压可能超过其耐受电压。鉴于此，现有技术实有改进的必要。
发明内容
因此，本发明的主要目的即在于提供一种新颖的稳压器，其可在仅使用中压组件及/或低压组件的情况下实现较大的输出电压范围，以降低芯片面积和电路成本。
本发明的一实施例公开了一种用于一稳压器的输出级电路，所述输出级电路包括一第一输出晶体管、一第一电压产生器及一第一堆叠晶体管。该第一堆叠晶体管耦接于该第一输出晶体管及该稳压器的一输出端之间。该第一堆叠晶体管的一第一端耦接于该稳压器的该输出端，一第二端耦接于该第一输出晶体管，一第三端耦接于该第一电压产生器。
本发明的另一实施例公开了一种稳压器，所述稳压器包括一放大器、一控制电路、一电平移位器及一输出级电路。该控制电路耦接于该放大器。该电平移位器耦接于该控制电路。该输出级电路耦接于该电平移位器，且包括一第一输出晶体管、一第一电压产生器及一第一堆叠晶体管。该第一堆叠晶体管耦接于该第一输出晶体管及该稳压器的一输出端之间。该第一堆叠晶体管的一第一端耦接于该稳压器的该输出端，一第二端耦接于该第一输出晶体管，一第三端耦接于该第一电压产生器。
本发明的另一实施例公开了一种推挽式稳压器的输出级电路，所述输出级电路包括一高侧输出晶体管、一低侧输出晶体管、一第一电压产生器及一第一堆叠晶体管。该第一堆叠晶体管耦接于该高侧输出晶体管及该推挽式稳压器的一输出端之间。该第一堆叠晶体管的一第一端耦接于该推挽式稳压器的该输出端，一第二端耦接于该高侧输出晶体管，一第三端耦接于该第一电压产生器。
本发明的另一实施例公开了一种推挽式稳压器的输出级电路，所述输出级电路包括一高侧输出晶体管、一低侧输出晶体管、一第一电压产生器及一第一堆叠晶体管。该第一堆叠晶体管耦接于该低侧输出晶体管及该推挽式稳压器的一输出端之间。该第一堆叠晶体管的一第一端耦接于该推挽式稳压器的该输出端，一第二端耦接于该低侧输出晶体管，一第三端耦接于该第一电压产生器。
附图说明
图1为一般稳压器的示意图。
图2为本发明实施例一稳压器的示意图。
图3为本发明实施例另一稳压器的示意图。
图4为本发明实施例又一稳压器的示意图。
图5示出了本发明实施例的一稳压器。
图6示出了本发明实施例的另一稳压器。
其中，附图标记说明如下：
10、20、30、40、50、60 稳压器
102 放大器
104 控制电路
106_1、106_2、206_1、206_2 电平移位器
108 分压器
110、208、308、408、508、608 输出级电路
VFB 反馈电压
VREF 参考电压
VOUT 输出电压
MP、MN 输出晶体管
R1、R2 电阻
C1 电容
VPP 电源供应电压
220、320 电压产生器
MS1、MS2 堆叠晶体管
VH、VL 电压
具体实施方式
请参考图1，图1为一般稳压器10的示意图。如图1所示，稳压器10包括一放大器102、一控制电路104、电平移位器106_1及106_2，一分压器108及一输出级电路110。放大器102可从稳压器10的输出端接收一反馈电压VFB(通过分压器108)，同时接收一参考电压VREF。放大器102及控制电路104用来提供栅极控制信号给输出级电路110中的输出晶体管MP及MN，以控制输出晶体管MP及MN供应电流。在此例中，稳压器10是一推挽式稳压器(Push-Pull Voltage Regulator)，因此，输出级电路110包括耦接于输出端及电源供应端之间的高侧输出晶体管MP以及耦接于输出端及接地端之间的低侧输出晶体管MN，分别用来进行拉电流和灌电流。一般来说，放大器102及控制电路104操作在低电压域(例如核心电压域(core voltage domain))，而输出级电路110操作在较高的电压域(例如接收高电源供应电压VPP)，以供应较高的输出电压VOUT，因此，可将电平移位器106_1及106_2耦接于控制电路104及输出级电路110之间，以对用于输出级电路110中输出晶体管MP及MN的栅极控制信号的电压电平进行移位。在此例中，电平移位器106_1及106_2操作在高电压域，因而需采用可耐受高电源供应电压VPP的高压组件来实现。
除此之外，分压器108可由包括电阻R1及R2的电阻梯组成，其耦接于稳压器10的输出端与放大器102之间，以根据稳压器10的输出电压VOUT产生反馈电压VFB。稳压器10的输出端还耦接一电容C1，其可包括在稳压器10中或单独设置，用以改善稳压器10的稳定度。
如图1所示，若输出晶体管MP及MN为高压组件时，稳压器10可提供从接地电压0V到电源供应电压VPP的较大输出电压范围。然而，为了降低电路成本，优选地，可采用中压组件来实现稳压器10的电路，此中压组件的耐压低于高压组件的耐压。在此情况下，由于输出晶体管MP及MN的跨压限制，输出电压VOUT将受限于较小范围。
请参考图2，图2为本发明实施例一稳压器20的示意图。稳压器20的电路结构类似于稳压器10的电路结构，故具有相似功能的电路组件及信号都以相同符号表示。稳压器20及稳压器10的不同之处在于输出级电路的结构。详细来说，稳压器20的输出级电路208还包括耦接于高侧输出晶体管MP以及稳压器20的输出端之间的电压产生器220及堆叠晶体管MS1。
更明确来说，高侧输出晶体管MP可以是一P型金氧半场效晶体管(PMOStransistor)，而低侧输出晶体管MN可以是一N型金氧半场效晶体管(NMOS transistor)。耦接于高侧输出晶体管MP及稳压器20的输出端之间的堆叠晶体管MS1也是一P型金氧半场效晶体管。堆叠晶体管MS1的漏极端耦接于稳压器20的输出端，源极端耦接于高侧输出晶体管MP，而栅极端耦接于电压产生器220。
在稳压器20的输出级电路208中，输出晶体管MP及MN及堆叠晶体管MS1都是中压组件，而输出级电路208也操作在高电源供应电压VPP之下，此高电源供应电压VPP大于中压组件的耐压。通过堆叠晶体管MS1的设置，即使在输出电压VOUT较低的情况下，仍可将电压VH推升到较高电平，使得输出晶体管MP的漏极对源极电压被钳位到其耐压之内(即中压组件的耐压之内)，从而避免输出晶体管MP发生过应力(overstress)的情况。除此之外，电压产生器220可输出适合的栅极控制电压到堆叠晶体管MS1以开启堆叠晶体管MS1，并且控制堆叠晶体管MS1的漏极对源极电压位于其耐压之内，从而避免堆叠晶体管MS1发生过应力的情况。
在一实施例中，电压产生器220可根据稳压器20的输出电压VOUT，输出栅极控制电压至堆叠晶体管MS1。举例来说，可在电压产生器220上设定数个可作为电压产生器220的输出电压的备选电压，栅极控制电压可由这些备选电压之中进行选择，其控制方式可通过寄存器或其它方式。稳压器20作为电路系统的电压源，可用来输出恒定的电压，也就是说，在稳压器20的使用上，输出电压VOUT是预先决定的且具有固定不变的电压值。因此，用于堆叠晶体管MS1的栅极控制电压的适当数值也可以根据输出电压VOUT来预先决定。举例来说，当输出电压VOUT较高时，可选择采用较高电平或数值的备选电压作为栅极控制电压输出到堆叠晶体管MS1；当输出电压VOUT较低时，则选择采用较低电平或数值的另一备选电压作为栅极控制电压输出到堆叠晶体管MS1，从而在输出晶体管MP和堆叠晶体管MS1上达到适当的跨压。
值得注意的是，图2中的稳压器20和图1中的稳压器10存在另一项差异，稳压器20的电平移位器206_1及206_2不同于稳压器10的电平移位器106_1及106_2。详细来说，电平移位器206_1及206_2采用中压组件来取代高压组件，以避免在稳压器20中使用高压工艺。在此例中，高电源供应电压VPP可藉由分割而产生电压VPP/2(例如通过一电阻梯)。高侧的电平移位器206_1可分别接收电压VPP及VPP/2作为其电源及接地电压，低侧的电平移位器206_2可分别接收电压VPP/2及0V作为其电源及接地电压，使得中压组件可用于电平移位器206_1及206_2。
另外需注意的是，上述稳压器20的电路结构仅为本发明各种实施例当中的一种。请参考图3，图3为本发明实施例另一稳压器30的示意图。稳压器30的电路结构类似于稳压器20的电路结构，故具有相似功能的电路组件及信号都以相同符号表示。稳压器30及稳压器20的不同之处在于，在稳压器30的输出级电路308中，堆叠晶体管MS2耦接于低侧晶体管MN及稳压器30的输出端之间，且堆叠晶体管MS2从一电压产生器320接收栅极控制信号。更明确来说，堆叠晶体管MS2是一N型金氧半场效晶体管。堆叠晶体管MS2的漏极端耦接于稳压器30的输出端，源极端耦接于低侧输出晶体管MN，而栅极端耦接于电压产生器320。
通过堆叠晶体管MS2的设置，即使在输出电压VOUT较高的情况下，仍可将电压VL下推到较低电平，使得输出晶体管MN的漏极对源极电压被钳位到其耐压之内(即中压组件的耐压之内)，从而避免输出晶体管MN发生过应力的情况。除此之外，电压产生器320可输出适合的栅极控制电压到堆叠晶体管MS2以开启堆叠晶体管MS2，并且控制堆叠晶体管MS2的漏极对源极电压位于其耐压之内，从而避免堆叠晶体管MS2发生过应力的情况。关于堆叠晶体管MS2及电压产生器320的详细实现方式和运作方式类似于图2中的堆叠晶体管MS1及电压产生器220，在此不赘述。
如上所述，当输出电压VOUT具有较低电平时，堆叠晶体管MS1可用来避免过应力的问题，使得稳压器20可在不使用高压组件的情况下，将输出电压范围延伸以实现较低的输出电压。同样地，当输出电压VOUT具有较高电平时，堆叠晶体管MS2可用来避免过应力的问题，使得稳压器30可在不使用高压组件的情况下，将输出电压范围延伸以实现较高的输出电压。在又一实施例中，可同时设置堆叠晶体管MS1及MS2，如图4所示的稳压器40。如此一来，即可在电平移位器及输出级电路仅使用中压组件的情况下实现较宽的输出电压范围。
在一实施例中，电源供应电压VPP作为系统中的高供应电压，其可以是13.5V。本发明的稳压器中的电路组件可采用中压组件来实现，其耐压大约等于7V，用来取代可耐受13.5V高电压的高压组件。在此情况下，稳压器的输出电压范围可从3V到10V。如此一来，稳压器可在不使用高压工艺的情况下实现较宽的输出电压范围。除此之外，由于稳压器中未使用任何高压工艺及组件，可降低芯片面积及电路成本。举例来说，在图4的稳压器40中，放大器102及控制电路104都是由低压组件实现，而电平移位器206_1及206_2以及输出级电路408都是由中压组件实现，其中未包括任何高压工艺及组件。
值得注意的是，本发明的目的在于提供一种输出级电路及其稳压器，其在不使用高压组件的情况下仍具备较宽的输出电压范围。本领域技术人员可据此进行修饰或变化，而不限于此。举例来说，上述关于电源供应电压VPP的电压值以及高压组件和中压组件的耐压值仅作为较佳实施例的说明，而非用以限制本发明的范畴。除此之外，上述实施例中的输出级电路都实现于一推挽式稳压器，但在另一实施例中，本发明的输出级电路也可应用于其它类型的稳压器。
图5示出了本发明实施例的一稳压器50。稳压器50是可作为电流源但不具备推挽调节功能的低压差稳压器(Low Dropout Regulator)。在稳压器50中，输出级电路508仅包括位于高侧的输出晶体管MP而不包括低侧晶体管。输出晶体管MP连接于堆叠晶体管MS1，堆叠晶体管MS1可从电压产生器220接收适当的栅极控制电压，以避免过应力的问题。图6示出了本发明实施例另一稳压器60。稳压器60是能够拉电流但不具备推挽调节功能的低压差稳压器。在稳压器60中，输出级电路608仅包括位于低侧的输出晶体管MN而不包括高侧晶体管。输出晶体管MN连接于堆叠晶体管MS2，堆叠晶体管MS2可从电压产生器320接收适当的栅极控制电压，以避免过应力的问题。稳压器50及60中其它电路组件都类似于上述实施例中的对应组件，因此以相同符号表示。关于稳压器50及60的详细实现方式和运作方式都类似于稳压器20及30，在此不赘述。
综上所述，本发明提供了一种可在仅使用中压组件及/或低压组件的情况下实现较大输出电压范围的稳压器。在本发明的稳压器中，输出级电路包括一堆叠晶体管，耦接于输出晶体管及稳压器的输出端之间。堆叠晶体管可对输出晶体管的漏极对源极电压进行钳位，并且可从一电压产生器接收适当的栅极控制电压以进行良好控制。因此，输出级电路仅需使用中压组件即可接收高电源供应电压，且通过堆叠晶体管的设置可避免过应力问题。如此一来，稳压器的输出电压范围可在不使用任何高压组件的情况下获得提升，从而节省芯片面积和电路成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (24)

1.一种用于一稳压器的输出级电路，该输出级电路耦接于该稳压器的一控制电路，并包括：
一第一输出晶体管，耦接于该控制电路，用来根据该稳压器的一输出电压，从该控制电路接收一栅极控制信号；
一第一电压产生器；以及
一第一堆叠晶体管，耦接于该第一输出晶体管及该稳压器的一输出端之间，该第一堆叠晶体管包括：
一第一端，耦接于该稳压器的该输出端；
一第二端，耦接于该第一输出晶体管；以及
一第三端，耦接于该第一电压产生器；
其中，该第一电压产生器用来根据该稳压器的该输出电压，输出一控制电压至该第一堆叠晶体管。
2.如权利要求1所述的输出级电路，其特征在于，还包括：
一第二输出晶体管，耦接于该稳压器的该输出端。
3.如权利要求2所述的输出级电路，其特征在于，还包括：
一第二电压产生器；以及
一第二堆叠晶体管，耦接于该第二输出晶体管及该稳压器的该输出端之间，该第二堆叠晶体管包括：
一第一端，耦接于该稳压器的该输出端；
一第二端，耦接于该第二输出晶体管；以及
一第三端，耦接于该第二电压产生器。
4.如权利要求2所述的输出级电路，其特征在于，该第一输出晶体管耦接于该第一堆叠晶体管及一电源供应端之间，且该第二输出晶体管耦接于该稳压器的该输出端及一接地端之间。
5.如权利要求2所述的输出级电路，其特征在于，该第一输出晶体管耦接于该第一堆叠晶体管及一接地端之间，且该第二输出晶体管耦接于该稳压器的该输出端及一电源供应端之间。
6.如权利要求1所述的输出级电路，其特征在于，该第一输出晶体管及该第一堆叠晶体管为中压组件。
7.如权利要求6所述的输出级电路，其特征在于，该输出级电路操作在大于该中压组件的耐压的一电源供应电压之下。
8.如权利要求1所述的输出级电路，其特征在于，该控制电压是根据该稳压器的该输出电压，从多个备选电压之中选择而得。
9.如权利要求8所述的输出级电路，其特征在于，当该稳压器的该输出电压较高时，具有较高数值的一第一备选电压被选为该控制电压，当该稳压器的该输出电压较低时，具有较低数值的一第二备选电压被选为该控制电压。
10.如权利要求1所述的输出级电路，其特征在于，该第一堆叠晶体管将该第一输出晶体管的一漏极对源极电压钳位到该第一输出晶体管的一耐压之内。
11.一种稳压器，包括：
一放大器；
一控制电路，耦接于该放大器；
一电平移位器，耦接于该控制电路；以及
一输出级电路，耦接于该电平移位器及该控制电路，该输出级电路包括：
一第一输出晶体管，耦接于该控制电路，用来根据该稳压器的一输出电压，从该控制电路接收一栅极控制信号；
一第一电压产生器；以及
一第一堆叠晶体管，耦接于该第一输出晶体管及该稳压器的一输出端之间，该第一堆叠晶体管包括：
一第一端，耦接于该稳压器的该输出端；
一第二端，耦接于该第一输出晶体管；以及
一第三端，耦接于该第一电压产生器；
其中，该第一电压产生器用来根据该稳压器的该输出电压，输出一控制电压至该第一堆叠晶体管。
12.如权利要求11所述的稳压器，其特征在于，该输出级电路还包括：
一第二输出晶体管，耦接于该稳压器的该输出端。
13.如权利要求12所述的稳压器，其特征在于，该输出级电路还包括：
一第二电压产生器；以及
一第二堆叠晶体管，耦接于该第二输出晶体管及该稳压器的该输出端之间，该第二堆叠晶体管包括：
一第一端，耦接于该稳压器的该输出端；
一第二端，耦接于该第二输出晶体管；以及
一第三端，耦接于该第二电压产生器。
14.如权利要求12所述的稳压器，其特征在于，该第一输出晶体管耦接于该第一堆叠晶体管及一电源供应端之间，且该第二输出晶体管耦接于该稳压器的该输出端及一接地端之间。
15.如权利要求12所述的稳压器，其特征在于，该第一输出晶体管耦接于该第一堆叠晶体管及一接地端之间，且该第二输出晶体管耦接于该稳压器的该输出端及一电源供应端之间。
16.如权利要求11所述的稳压器，其特征在于，该第一输出晶体管及该第一堆叠晶体管为中压组件。
17.如权利要求16所述的稳压器，其特征在于，该输出级电路操作在大于该中压组件的耐压的一电源供应电压之下。
18.如权利要求11所述的稳压器，其特征在于，该控制电压是根据该稳压器的该输出电压，从多个备选电压之中选择而得。
19.如权利要求18所述的稳压器，其特征在于，当该稳压器的该输出电压较高时，具有较高数值的一第一备选电压被选为该控制电压，当该稳压器的该输出电压较低时，具有较低数值的一第二备选电压被选为该控制电压。
20.如权利要求11所述的稳压器，其特征在于，该第一堆叠晶体管将该第一输出晶体管的一漏极对源极电压钳位到该第一输出晶体管的一耐压之内。
21.一种用于推挽式稳压器的输出级电路，该输出级电路耦接于该稳压器的一控制电路，并包括：
一高侧输出晶体管，耦接于该控制电路，用来根据该稳压器的一输出电压，从该控制电路接收一栅极控制信号；
一低侧输出晶体管；
一第一电压产生器；以及
一第一堆叠晶体管，耦接于该高侧输出晶体管及该推挽式稳压器的一输出端之间，该第一堆叠晶体管包括：
一第一端，耦接于该推挽式稳压器的该输出端；
一第二端，耦接于该高侧输出晶体管；以及
一第三端，耦接于该第一电压产生器；
其中，该第一电压产生器用来根据该稳压器的该输出电压，输出一控制电压至该第一堆叠晶体管。
22.如权利要求21所述的输出级电路，其特征在于，还包括：
一第二电压产生器；以及
一第二堆叠晶体管，耦接于该低侧输出晶体管及该推挽式稳压器的该输出端之间，该第二堆叠晶体管包括：
一第一端，耦接于该推挽式稳压器的该输出端；
一第二端，耦接于该低侧输出晶体管；以及
一第三端，耦接于该第二电压产生器。
23.一种用于推挽式稳压器的输出级电路，该输出级电路耦接于该稳压器的一控制电路，并包括：
一高侧输出晶体管；
一低侧输出晶体管，耦接于该控制电路，用来根据该稳压器的一输出电压，从该控制电路接收一栅极控制信号；
一第一电压产生器；以及
一第一堆叠晶体管，耦接于该低侧输出晶体管及该推挽式稳压器的一输出端之间，该第一堆叠晶体管包括：
一第一端，耦接于该推挽式稳压器的该输出端；
一第二端，耦接于该低侧输出晶体管；以及
一第三端，耦接于该第一电压产生器；
其中，该第一电压产生器用来根据该稳压器的该输出电压，输出一控制电压至该第一堆叠晶体管。
24.如权利要求23所述的输出级电路，其特征在于，还包括：
一第二电压产生器；以及
一第二堆叠晶体管，耦接于该高侧输出晶体管及该推挽式稳压器的该输出端之间，该第二堆叠晶体管包括：
一第一端，耦接于该推挽式稳压器的该输出端；
一第二端，耦接于该高侧输出晶体管；以及
一第三端，耦接于该第二电压产生器。
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