WO2023084948A1 - 過電流保護回路、電源装置 - Google Patents

過電流保護回路、電源装置 Download PDF

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WO2023084948A1
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mirror
transistor
current
drive signal
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PCT/JP2022/037106
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Inventor
達也 岡田
充弘 渡邉
豊和 勝見
伸次 滝澤
大策 守護
Original Assignee
ローム株式会社
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Definitions

  • the invention disclosed in this specification relates to an overcurrent protection circuit and a power supply device.
  • overcurrent protection circuits have been widely put into practical use as one of the means for protecting against abnormalities.
  • Patent Document 1 can be cited as an example of conventional technology related to the above.
  • the invention disclosed in the present specification provides an overcurrent protection circuit and a power supply capable of both suppressing peak current and improving load response characteristics.
  • the purpose is to provide an apparatus.
  • the overcurrent protection circuit disclosed herein includes a first mirror transistor driven by a first drive signal common to the first output transistor and configured to conduct a first mirror current; a second mirror transistor driven by two drive signals to flow a second mirror current; control terminals of the first output transistor and the first mirror transistor; and control terminals of the second mirror transistor. and a resistor configured to be connected between the first drive signal and the first drive signal so as to limit the sum of the first mirror current and the second mirror current to a predetermined upper limit value or less. and a current limiter.
  • FIG. 1 is a diagram showing a comparative example of a power supply device.
  • FIG. 2 is a diagram showing a first embodiment of the power supply.
  • FIG. 3 is a diagram showing the behavior of peak current at startup.
  • FIG. 4 is a diagram showing the behavior of peak current during load fluctuation.
  • FIG. 5 is a diagram showing the relationship between the mirror current ratio and load response characteristics.
  • FIG. 6 is a diagram showing the relationship between the mirror current ratio and the peak current.
  • FIG. 7 is a diagram showing a second embodiment of the power supply device.
  • the output transistor M1 PMOSFET [P-channel type metal oxide semiconductor field effect transistor] in this figure
  • REF reference voltage generation circuit
  • REF error amplifier
  • resistors R1 and R2 a capacitor C1
  • OCP overcurrent protection circuit
  • the output transistor M1 corresponds to a first output transistor connected between the input end of the input voltage Vin and the output end of the output voltage Vout and driven by the gate drive signal G1.
  • the source of the output transistor M1 is connected to the input terminal of the input voltage Vin.
  • the drain of the output transistor M1 is connected to the output terminal of the output voltage Vout.
  • the on-resistance Ron1 of the output transistor M1 is variably controlled according to the gate drive signal G1.
  • the lower the gate drive signal G1 the higher the gate-source voltage Vgs1 of the output transistor M1. Therefore, the on-resistance Ron1 of the output transistor M1 becomes low, so that the output current Io1 flowing through the output transistor M1 becomes large.
  • the resistors R1 and R2 are connected in series between the output terminal of the output voltage Vout and the ground terminal.
  • the capacitor C1 is connected in series between the output terminal of the output voltage Vout and the ground terminal.
  • the capacitor C1 functions as smoothing means for the output voltage Vout.
  • the reference voltage generation circuit REF generates a predetermined reference voltage Vref from the input voltage Vin.
  • a flat bandgap reference voltage source with input voltage dependence and temperature dependence can be suitably used.
  • the error amplifier A1 generates an error signal between the feedback voltage Vfb input to the non-inverting input terminal (+) and the reference voltage Vref input to the inverting input terminal (-), and converts the error signal into the gate driving signal G1. output as Therefore, the gate drive signal G1 decreases when the feedback voltage Vfb is lower than the reference voltage Vref, and increases when the feedback voltage Vfb is higher than the reference voltage Vref.
  • the error amplifier A1 can be understood as an example of an output feedback circuit configured to receive the input of the output voltage Vout or the feedback voltage VFb corresponding thereto and generate the gate drive signal G1 of the output transistor M1. .
  • the overcurrent protection circuit OCP limits the output current Io1 flowing through the output transistor M1 (and the output current Iout flowing through the load 2) to a predetermined upper limit value or less.
  • the output transistor M1, the reference voltage generation circuit REF, the error amplifier A1, the resistors R1 and R2, and the overcurrent protection circuit OCP are integrated in a semiconductor integrated circuit device (so-called power supply control IC). good too.
  • the output transistor M1 and the resistors R1 and R2 may be externally attached to the semiconductor integrated circuit device.
  • the overcurrent protection circuit OCP includes a mirror transistor M11 (PMOSFET in this figure), a sense resistor Rs, and an operational amplifier A10.
  • the mirror transistor M11 is driven by the gate drive signal G1 common to the output transistor M1, and corresponds to a first mirror transistor that flows a mirror current Im1 that increases and decreases in the same manner as the output current Io1.
  • the source of the mirror transistor M11 is connected to the input terminal of the input voltage Vin through the sense resistor Rs.
  • the drain of the mirror transistor M11 is connected to the output terminal of the output voltage Vout.
  • the gate of the mirror transistor M11 is connected to the application terminal of the gate drive signal G1.
  • the on-resistance Ron11 of the mirror transistor M11 is variably controlled according to the gate drive signal G1.
  • the higher the gate drive signal G1, the lower the gate-source voltage Vgs11 of the mirror transistor M11. Accordingly, the on-resistance Ron11 of the mirror transistor M11 increases, so the mirror current Im1 ( corresponding to the first mirror current) flowing through the mirror transistor M11 decreases.
  • the lower the gate drive signal G1 the higher the gate-source voltage Vgs11 of the mirror transistor M11. Accordingly, the on-resistance Ron11 of the mirror transistor M11 becomes low, so the mirror current Im1 flowing through the mirror transistor M11 becomes large.
  • the size of the mirror transistor M11 is smaller than the size of the output transistor M1. Therefore, the mirror current Im1 becomes smaller than the output current Io1.
  • the operational amplifier A10 when the sense voltage Vs is lower than the internal offset voltage Vofs, the operational amplifier A10 becomes an output high impedance state. In this state, the gate drive signal G1 is not restricted. Therefore, the on-resistance Ron1 of the output transistor M1 is not lowered, and the output current Io1 is not restricted.
  • the gate drive signal G1 is pulled up, the on-resistance Ron1 of the output transistor M1 decreases, so the output current Io1 decreases.
  • the on-resistance Ron11 of the mirror transistor M11 decreases, so the mirror current Im1 (and thus the sense current Is) also decreases. Therefore, the difference between the sense voltage Vs and the internal offset voltage Vofs becomes smaller, and the amount of pulling up the gate drive signal G1 by the operational amplifier A10 decreases.
  • the sense resistor Rs and the operational amplifier A10 function as a current limiter that controls the gate drive signal G1 so as to limit the sense current Is to a predetermined upper limit or less.
  • FIG. 2 is a diagram showing a first embodiment of the power supply device 1.
  • FIG. The power supply device 1 of the present embodiment is based on the above comparative example (FIG. 1) and further includes an output transistor M2 (for example PMOSFET), a mirror transistor M12 (for example PMOSFET), and a resistor R10.
  • the mirror transistor M12 and the resistor R10 can be understood as components forming the overcurrent protection circuit OCP.
  • the current flowing through the output transistor M1 is denoted as output current Io1
  • the current flowing through the output transistor M2 is denoted as output current Io2
  • the current flowing through load 2 is denoted as output current Iout ( ⁇ Io1+Io2).
  • the current flowing through the mirror transistor M11 is denoted as mirror current Im1
  • the current flowing through the mirror transistor M12 is denoted as mirror current Im2.
  • the output transistor M2 corresponds to a second output transistor connected between the input end of the input voltage Vin and the output end of the output voltage Vout and driven by the gate drive signal G2.
  • the source of the output transistor M2 is connected to the input terminal of the input voltage Vin.
  • the drain of the output transistor M2 is connected to the output terminal of the output voltage Vout.
  • the on-resistance Ron2 of the output transistor M2 is variably controlled according to the gate drive signal G2.
  • the output transistors are divided into a plurality (two output transistors M1 and M2 in this figure). Furthermore, the operation timings of the output transistors M1 and M2 are shifted by a resistor R10.
  • the gate drive signal G2 rises and falls later than the gate drive signal G1. Therefore, the output transistor M2 operates later than the output transistor M1. As a result, the output current Io2 increases and decreases more slowly than the output current Io1.
  • the size of the output transistor M2 may be designed to be larger than the size of the output transistor M1.
  • the size ratio of the output transistors M1 and M2 may be 1:2.
  • the mirror transistor M12 is driven by the gate drive signal G2 common to the output transistor M2, and corresponds to a first mirror transistor that flows a mirror current Im2 that increases and decreases in the same manner as the output current Io2.
  • the source of the mirror transistor M12 is connected to the source of the mirror transistor M11.
  • the drain of the mirror transistor M12 is connected to the output terminal of the output voltage Vout.
  • the gate of the mirror transistor M12 is connected to the application terminal of the gate drive signal G2.
  • the on-resistance Ron12 of the mirror transistor M12 is variably controlled according to the gate drive signal G2.
  • the higher the gate drive signal G2, the lower the gate-source voltage Vgs12 of the mirror transistor M12. Accordingly, the on-resistance Ron12 of the mirror transistor M12 increases, so the mirror current Im2 ( corresponding to the second mirror current) flowing through the mirror transistor M12 decreases.
  • the lower the gate drive signal G2 the higher the gate-source voltage Vgs12 of the mirror transistor M12. Accordingly, the on-resistance Ron12 of the mirror transistor M12 is lowered, so the mirror current Im2 flowing through the mirror transistor M12 is increased.
  • the size of the mirror transistor M12 is smaller than the sizes of the output transistors M1 and M2. Therefore, the mirror current Im2 is smaller than the output currents Io1 and Io2.
  • the resistance value of the resistor R10 may be set to several tens to several hundred k ⁇ (eg, 250 k ⁇ ).
  • the mirror transistors of the overcurrent protection circuit OCP are divided into a plurality (two mirror transistors M11 and M12 in this figure). Furthermore, the operation timings of the mirror transistors M11 and M12 are shifted by the resistor R10.
  • the gate drive signal G2 rises and falls later than the gate drive signal G1. Therefore, the mirror transistor M12 operates later than the mirror transistor M11. As a result, the mirror current Im2 increases and decreases more slowly than the mirror current Im1.
  • the above mirror current ratio Im1/Im2 is the ratio of the mirror currents Im1 and Im2 flowing through the mirror transistors M11 and M12, respectively, when the power supply 1 is stationary. That is, the mirror current ratio Im1/Im2 may be understood as the size ratio of the mirror transistors M11 and M12.
  • the transient peak current at the start of the power supply device 1 can be reduced. can be suppressed.
  • FIG. 4 is a diagram showing the behavior of the peak current when the load of the power supply device 1 fluctuates, and depicts the output voltage Vout and the output current Iout in order from the top.
  • FIG. 5 is a diagram showing the relationship between the mirror current ratio Im1/Im2 and the load response characteristics of the output voltage Vout. Comparing the solid line (mirror current ratio: small), the small dashed line (mirror current ratio: medium), and the large dashed line (mirror current ratio: large) in the figure, it is clear that as the mirror current ratio Im1/Im2 increases, , the load response characteristic of the output voltage Vout deteriorates, that is, the output fluctuation increases when the load fluctuates.
  • FIG. 6 is a diagram showing the relationship between the mirror current ratio Im1/Im2 and the peak current of the output current Iout. Comparing the solid line (mirror current ratio: small), the small dashed line (mirror current ratio: medium), and the large dashed line (mirror current ratio: large) in the figure, it is clear that the smaller the mirror current ratio Im1/Im2, , the peak current of the output current Iout increases, that is, the peak current cannot be suppressed.
  • the mirror current It is considered appropriate to set the ratio Im1/Im2.
  • the design concept of the power supply device 1 is to first determine the size ratio of the output transistors M1 and M2 and the resistance value of the resistor R10 so as to optimize the phase characteristics, and then suppress the peak current and improve the load response characteristics. It is desirable to set the mirror current ratio Im1/Im2 so as to satisfy both
  • FIG. 7 is a diagram showing a second embodiment of the power supply device 1. As shown in FIG. The power supply device 1 of this embodiment is based on the above-described first embodiment (FIG. 2), but omits the output transistor M2.
  • the overcurrent protection circuit disclosed herein includes a first mirror transistor driven by a first drive signal common to the first output transistor and configured to conduct a first mirror current; a second mirror transistor driven by two drive signals to flow a second mirror current; control terminals of the first output transistor and the first mirror transistor; and control terminals of the second mirror transistor. and a resistor configured to be connected between the first drive signal and the first drive signal so as to limit a sense current, which is the sum of the first mirror current and the second mirror current, to a predetermined upper limit value or less. and a configured current limiting section (first configuration).
  • the current limiter includes a sense resistor configured to convert the sense current into a sense voltage, and the first drive signal according to the sense voltage. and an operational amplifier configured to adjust (second configuration).
  • the sizes of the first mirror transistor and the second mirror transistor are configured to be smaller than the size of the first output transistor (third configuration).
  • the resistance value of the resistor may be several tens to several hundred k ⁇ (fourth configuration).
  • the power supply device disclosed in this specification is configured to be connected between an input terminal for an input voltage and an output terminal for an output voltage and to be driven by the first drive signal.
  • a first output transistor configured to generate the first drive signal according to a difference between the output voltage or a feedback voltage corresponding thereto and a predetermined reference voltage; 4 and an overcurrent protection circuit according to any one of the configurations (fifth configuration).
  • the power supply device includes a second output transistor connected between the input terminal for the input voltage and the output terminal for the output voltage and configured to be driven by the second drive signal. may be further provided (sixth configuration).
  • the size of the second output transistor may be larger than the size of the first output transistor (seventh configuration).
  • the size ratio between the first output transistor and the second output transistor may be 1:2 (eighth configuration).
  • the power supply device has a configuration in which 2/8 ⁇ Im1/Im2 ⁇ 4/6 is established, where Im1 and Im2 are the first mirror current and the second mirror current in a steady state (the ninth configuration).
  • the output feedback circuit generates the first drive signal according to the difference between the output voltage or the feedback voltage and the reference voltage.
  • a configuration (tenth configuration) including the configured error amplifier may be employed.

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Abstract

過電流保護回路ＯＣＰは、第１出力トランジスタＭ１と共通の第１駆動信号Ｇ１により駆動されて第１ミラー電流Ｉｍ１を流すように構成された第１ミラートランジスタＭ１１と、第２駆動信号Ｇ２により駆動されて第２ミラー電流Ｉｍ２を流すように構成された第２ミラートランジスタＭ１２と、第１出力トランジスタＭ１及び第１ミラートランジスタＭ１１それぞれの制御端と第２ミラートランジスタＭ１２の制御端との間に接続されるように構成された抵抗Ｒ１０と、第１ミラー電流Ｉｍ１及び第２ミラー電流Ｉｍ２を合算したセンス電流Ｉｓを所定の上限値以下に制限するように第１駆動信号Ｇ１を制御するように構成された電流制限部（Ｒｓ、Ａ１０）と、を備える。

Description

過電流保護回路、電源装置
　本明細書中に開示されている発明は、過電流保護回路及び電源装置に関する。
　従来、異常保護手段の一つとして過電流保護回路が広く一般に実用化されている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００６－１１５６４６号公報
　しかしながら、従来の過電流保護回路は、ピーク電流の抑制と負荷応答特性の向上を両立することが難しかった。
　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、ピーク電流の抑制と負荷応答特性の向上を両立することのできる過電流保護回路及び電源装置を提供することを目的とする。
　例えば、本明細書中に開示されている過電流保護回路は、第１出力トランジスタと共通の第１駆動信号により駆動されて第１ミラー電流を流すように構成された第１ミラートランジスタと、第２駆動信号により駆動されて第２ミラー電流を流すように構成された第２ミラートランジスタと、前記第１出力トランジスタ及び前記第１ミラートランジスタそれぞれの制御端と前記第２ミラートランジスタの制御端との間に接続されるように構成された抵抗と、前記第１ミラー電流及び前記第２ミラー電流の合算電流を所定の上限値以下に制限するように前記第１駆動信号を制御するように構成された電流制限部と、を備える。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、ピーク電流の抑制と負荷応答特性の向上を両立することのできる過電流保護回路及び電源装置を提供することが可能となる。
図１は、電源装置の比較例を示す図である。 図２は、電源装置の第１実施形態を示す図である。 図３は、起動時におけるピーク電流の挙動を示す図である。 図４は、負荷変動時におけるピーク電流の挙動を示す図である。 図５は、ミラー電流比と負荷応答特性との関係を示す図である。 図６は、ミラー電流比とピーク電流との関係を示す図である。 図７は、電源装置の第２実施形態を示す図である。
＜電源装置（比較例）＞
　図１は、電源装置の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例の電源装置１は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ（≦Ｖｉｎ）を生成して負荷２に供給するＬＤＯ［low　drop-out］レギュレータ（＝リニアレギュレータの一種）であり、出力トランジスタＭ１（本図ではＰＭＯＳＦＥＴ［P-channel　type　metal　oxide　semiconductor　field　effect　transistor］）と、基準電圧生成回路ＲＥＦと、エラーアンプＡ１と、抵抗Ｒ１及びＲ２と、キャパシタＣ１と、過電流保護回路ＯＣＰと、を備える。
　出力トランジスタＭ１は、入力電圧Ｖｉｎの入力端と出力電圧Ｖｏｕｔの出力端との間に接続されてゲート駆動信号Ｇ１により駆動される第１出力トランジスタに相当する。
　出力トランジスタＭ１のソースは、入力電圧Ｖｉｎの入力端に接続されている。出力トランジスタＭ１のドレインは、出力電圧Ｖｏｕｔの出力端に接続されている。出力トランジスタＭ１のゲートは、ゲート駆動信号Ｇ１（＝第１駆動信号に相当）の印加端に接続されている。出力トランジスタＭ１のオン抵抗Ｒｏｎ１は、ゲート駆動信号Ｇ１に応じて可変制御される。
　ゲート駆動信号Ｇ１が高いほど出力トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１が低くなる。従って、出力トランジスタＭ１のオン抵抗Ｒｏｎ１が高くなるので、出力トランジスタＭ１に流れる出力電流Ｉｏ１（延いては負荷２に流れる出力電流Ｉｏｕｔ）が小さくなる。一方、ゲート駆動信号Ｇ１が低いほど出力トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１が高くなる。従って、出力トランジスタＭ１のオン抵抗Ｒｏｎ１が低くなるので、出力トランジスタＭ１に流れる出力電流Ｉｏ１が大きくなる。
　抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔの出力端と接地端との間に直列に接続されておいる。抵抗Ｒ１及びＲ２は、相互間の接続ノードから出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｏｕｔ）を出力する分圧回路として機能する。なお、出力電圧ＶｏｕｔがエラーアンプＡ１の入力ダイナミックレンジに収まっている場合には、抵抗Ｒ１及びＲ２を省略して、出力電圧ＶｏｕｔをエラーアンプＡ１に直接入力しても構わない。
　キャパシタＣ１は、出力電圧Ｖｏｕｔの出力端と接地端との間に直列接続されている。キャパシタＣ１は、出力電圧Ｖｏｕｔの平滑手段として機能する。
　基準電圧生成回路ＲＥＦは、入力電圧Ｖｉｎから所定の基準電圧Ｖｒｅｆを生成する。基準電圧生成回路ＲＥＦとしては、入力電圧依存性及び温度依存性のフラットなバンドギャップ基準電圧源などを好適に用いることができる。
　エラーアンプＡ１は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力される基準電圧Ｖｒｅｆとの誤差信号を生成し、その誤差信号をゲート駆動信号Ｇ１として出力する。従って、ゲート駆動信号Ｇ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに低下し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに上昇する。なお、エラーアンプＡ１は、出力電圧Ｖｏｕｔ又はこれに応じた帰還電圧ＶＦｂの入力を受け付けて出力トランジスタＭ１のゲート駆動信号Ｇ１を生成するように構成された出力帰還回路の一例として理解することができる。
　過電流保護回路ＯＣＰは、出力トランジスタＭ１に流れる出力電流Ｉｏ１（延いては、負荷２に流れる出力電流Ｉｏｕｔ）を所定の上限値以下に制限する。
　なお、上記構成要素のうち、出力トランジスタＭ１、基準電圧生成回路ＲＥＦ、エラーアンプＡ１、抵抗Ｒ１並びにＲ２、及び、過電流保護回路ＯＣＰは、半導体集積回路装置（いわゆる電源制御ＩＣ）に集積化してもよい。ただし、出力トランジスタＭ１、及び、抵抗Ｒ１並びにＲ２は、半導体集積回路装置に外付けされる場合もあり得る。
＜過電流保護回路＞
　引き続き、図１を参照しながら、過電流保護回路ＯＣＰの構成及び動作を説明する。過電流保護回路ＯＣＰは、ミラートランジスタＭ１１（本図ではＰＭＯＳＦＥＴ）と、センス抵抗Ｒｓと、オペアンプＡ１０と、を含む。
　ミラートランジスタＭ１１は、出力トランジスタＭ１と共通のゲート駆動信号Ｇ１により駆動されて、出力電流Ｉｏ１と同様の挙動で増減するミラー電流Ｉｍ１を流す第１ミラートランジスタに相当する。
　ミラートランジスタＭ１１のソースは、センス抵抗Ｒｓを介して入力電圧Ｖｉｎの入力端に接続されている。ミラートランジスタＭ１１のドレインは、出力電圧Ｖｏｕｔの出力端に接続されている。ミラートランジスタＭ１１のゲートは、ゲート駆動信号Ｇ１の印加端に接続されている。ミラートランジスタＭ１１のオン抵抗Ｒｏｎ１１は、ゲート駆動信号Ｇ１に応じて可変制御される。
　例えば、ゲート駆動信号Ｇ１が高いほどミラートランジスタＭ１１のゲート・ソース間電圧Ｖｇｓ１１が低くなる。従って、ミラートランジスタＭ１１のオン抵抗Ｒｏｎ１１が高くなるので、ミラートランジスタＭ１１に流れるミラー電流Ｉｍ１（＝第１ミラー電流に相当）が小さくなる。一方、ゲート駆動信号Ｇ１が低いほどミラートランジスタＭ１１のゲート・ソース間電圧Ｖｇｓ１１が高くなる。従って、ミラートランジスタＭ１１のオン抵抗Ｒｏｎ１１が低くなるので、ミラートランジスタＭ１１に流れるミラー電流Ｉｍ１が大きくなる。
　ミラートランジスタＭ１１のサイズは、出力トランジスタＭ１のサイズよりも小さい。従って、ミラー電流Ｉｍ１は、出力電流Ｉｏ１よりも小さくなる。
　センス抵抗Ｒｓは、自身に流れるセンス電流Ｉｓ（＝ミラー電流Ｉｍ１）をセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ）に変換する電流／電圧変換素子として機能する。センス抵抗Ｒｓの第１端（＝高電位端）は、オペアンプＡ１０の非反転入力端（＋）に接続されている。センス抵抗Ｒｓの第２端（＝低電位端）は、オペアンプＡ１０の反転入力端（－）に接続されている。
　オペアンプＡ１０は、センス抵抗Ｒｓの両端間に現れるセンス電圧Ｖｓと自身の内部オフセット電圧Ｖｏｆｓ（＝過電流検出閾値に相当）との差分に応じてゲート駆動信号Ｇ１を調整する。
　例えば、センス電圧Ｖｓが内部オフセット電圧Ｖｏｆｓよりも低いときには、オペアンプＡ１０が出力ハイインピーダンス状態となる。この状態ではゲート駆動信号Ｇ１に制限が掛からない。従って、出力トランジスタＭ１のオン抵抗Ｒｏｎ１が引き下げられることはなく、出力電流Ｉｏ１が制限されることもない。
　一方、センス電圧Ｖｓが内部オフセット電圧Ｖｏｆｓよりも高いときには、両者の差分（＝Ｖｓ－Ｖｏｆｓ）に応じてオペアンプＡ１０がゲート制御信号Ｇ１０を引き上げる状態となる。ゲート駆動信号Ｇ１が引き上げられると、出力トランジスタＭ１のオン抵抗Ｒｏｎ１が低下するので、出力電流Ｉｏ１が減少する。
　また、ゲート駆動信号Ｇ１が引き上げられると、ミラートランジスタＭ１１のオン抵抗Ｒｏｎ１１が低下するので、ミラー電流Ｉｍ１（延いてはセンス電流Ｉｓ）も減少する。従って、センス電圧Ｖｓと内部オフセット電圧Ｖｏｆｓとの差分が小さくなり、オペアンプＡ１０によるゲート駆動信号Ｇ１の引き上げ量が減少する。
　上記一連のゲート駆動制御により、最終的には、センス電圧Ｖｓと内部オフセット電圧Ｖｏｆｓとが互いに一致する平衡状態に至る。この状態は、センス電流Ｉｓ（延いては出力電流Ｉｏ１）が所定の上限値以下に制限されている状態に他ならない。
　このように、センス抵抗Ｒｓ及びオペアンプＡ１０は、センス電流Ｉｓを所定の上限値以下に制限するようにゲート駆動信号Ｇ１を制御する電流制限部として機能する。
＜ピーク電流と負荷応答特性に関する考察＞
　ただし、上記比較例の電源装置１では、過電流保護回路ＯＣＰの動作タイミング（＝過電流保護動作の発動タイミング）が一義的に決まってしまう。そのため、ピーク電流の抑制と負荷変動特性の向上を両立することが難しい。
　以下では、上記の考察に鑑み、ピーク電流の抑制と負荷応答特性の向上を両立することのできる新規な実施形態を提案する。
＜電源装置（第１実施形態）＞
　図２は、電源装置１の第１実施形態を示す図である。本実施形態の電源装置１は、先出の比較例（図１）を基本としつつ、さらに、出力トランジスタＭ２（例えばＰＭＯＳＦＥＴ）と、ミラートランジスタＭ１２（例えばＰＭＯＳＦＥＴ）と、抵抗Ｒ１０と備える。なお、上記した構成要素のうち、ミラートランジスタＭ１２及び抵抗Ｒ１０は、過電流保護回路ＯＣＰを形成する構成要素として理解することができる。
　また、以下の説明では、出力トランジスタＭ１に流れる電流を出力電流Ｉｏ１とし、出力トランジスタＭ２に流れる電流を出力電流Ｉｏ２とし、負荷２に流れる電流を出力電流Ｉｏｕｔ（≒Ｉｏ１＋Ｉｏ２）として表記する。また、ミラートランジスタＭ１１に流れる電流をミラー電流Ｉｍ１とし、ミラートランジスタＭ１２に流れる電流をミラー電流Ｉｍ２として表記する。
　出力トランジスタＭ２は、入力電圧Ｖｉｎの入力端と出力電圧Ｖｏｕｔの出力端との間に接続されてゲート駆動信号Ｇ２により駆動される第２出力トランジスタに相当する。
　出力トランジスタＭ２のソースは、入力電圧Ｖｉｎの入力端に接続されている。出力トランジスタＭ２のドレインは、出力電圧Ｖｏｕｔの出力端に接続されている。出力トランジスタＭ２のゲートは、ゲート駆動信号Ｇ２（＝第２駆動信号に相当）の印加端に接続されている。出力トランジスタＭ２のオン抵抗Ｒｏｎ２は、ゲート駆動信号Ｇ２に応じて可変制御される。
　ゲート駆動信号Ｇ２が高いほど出力トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２が低くなる。従って、出力トランジスタＭ２のオン抵抗Ｒｏｎ２が高くなるので、出力トランジスタＭ２に流れる出力電流Ｉｏ２が小さくなる。一方、ゲート駆動信号Ｇ２が低いほど出力トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２が高くなる。従って、出力トランジスタＭ２のオン抵抗Ｒｏｎ２が低くなるので、出力トランジスタＭ２に流れる出力電流Ｉｏ２が大きくなる。
　このように、本実施形態の電源装置１では、出力トランジスタが複数（本図では出力トランジスタＭ１及びＭ２の２つ）に分割されている。さらに、出力トランジスタＭ１及びＭ２それぞれの動作タイミングは、抵抗Ｒ１０によりずらされている。
　本図に即して述べると、ゲート駆動信号Ｇ２は、ゲート駆動信号Ｇ１と比べて立ち上がり及び立ち下がりが遅くなる。従って、出力トランジスタＭ２は、出力トランジスタＭ１よりも遅れて動作する。その結果、出力電流Ｉｏ２は、出力電流Ｉｏ１と比べて増大及び減少が遅れる。
　このように、出力トランジスタＭ１及びＭ２それぞれの過渡応答特性に差を設けておけば、出力トランジスタＭ１及びＭ２のサイズ比に応じて電源装置１の位相特性を任意に調整することが可能となる。
　例えば、出力トランジスタＭ２のサイズは、出力トランジスタＭ１のサイズよりも大きく設計してもよい。具体的には、出力トランジスタＭ１及びＭ２のサイズ比が１：２であってもよい。
　ミラートランジスタＭ１２は、出力トランジスタＭ２と共通のゲート駆動信号Ｇ２により駆動されて、出力電流Ｉｏ２と同様の挙動で増減するミラー電流Ｉｍ２を流す第１ミラートランジスタに相当する。
　ミラートランジスタＭ１２のソースは、ミラートランジスタＭ１１のソースに接続されている。ミラートランジスタＭ１２のドレインは、出力電圧Ｖｏｕｔの出力端に接続されている。ミラートランジスタＭ１２のゲートは、ゲート駆動信号Ｇ２の印加端に接続されている。ミラートランジスタＭ１２のオン抵抗Ｒｏｎ１２は、ゲート駆動信号Ｇ２に応じて可変制御される。
　例えば、ゲート駆動信号Ｇ２が高いほどミラートランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ１２が低くなる。従って、ミラートランジスタＭ１２のオン抵抗Ｒｏｎ１２が高くなるので、ミラートランジスタＭ１２に流れるミラー電流Ｉｍ２（＝第２ミラー電流に相当）が小さくなる。一方、ゲート駆動信号Ｇ２が低いほどミラートランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ１２が高くなる。従って、ミラートランジスタＭ１２のオン抵抗Ｒｏｎ１２が低くなるので、ミラートランジスタＭ１２に流れるミラー電流Ｉｍ２が大きくなる。
　ミラートランジスタＭ１２のサイズは、出力トランジスタＭ１及びＭ２のサイズよりも小さい。従って、ミラー電流Ｉｍ２は、出力電流Ｉｏ１及びＩｏ２よりも小さくなる。
　抵抗Ｒ１０は、出力トランジスタＭ１及びミラートランジスタＭ１１それぞれのゲート（＝ゲート駆動信号Ｇ１の印加端）と、出力トランジスタＭ２及びミラートランジスタＭ１２それぞれのゲート（＝ゲート駆動信号Ｇ２）の印加端との間に接続されている。抵抗Ｒ１０の抵抗値は、数十～数百ｋΩ（例えば２５０ｋΩ）に設定してもよい。
　過電流保護回路ＯＣＰ（特にセンス抵抗ＲｓとオペアンプＡ１０により形成される過電流制限部）は、ミラー電流Ｉｍ１及びＩｍ２を合算したセンス電流Ｉｓ（＝Ｉｍ１＋Ｉｍ２）を所定の上限値以下に制限するようにゲート駆動信号Ｇ１を制御する。
　このように、本実施形態の電源装置１では、過電流保護回路ＯＣＰのミラートランジスタが複数（本図ではミラートランジスタＭ１１及びＭ１２の２つ）に分割されている。さらに、ミラートランジスタＭ１１及びＭ１２それぞれの動作タイミングは、抵抗Ｒ１０によりずらされている。
　本図に即して述べると、ゲート駆動信号Ｇ２は、ゲート駆動信号Ｇ１と比べて立ち上がり及び立ち下がりが遅くなる。従って、ミラートランジスタＭ１２は、ミラートランジスタＭ１１よりも遅れて動作する。その結果、ミラー電流Ｉｍ２は、ミラー電流Ｉｍ１と比べて増大及び減少が遅れる。
　このように、ミラートランジスタＭ１１及びＭ１２それぞれの過渡応答特性に差を設けておけば、ミラートランジスタＭ１１及びＭ１２のサイズ比に応じて過電流保護回路ＯＣＰの動作タイミング（＝過電流保護動作の発動タイミング）を任意に調整することが可能となる。従って、ピーク電流の抑制と負荷変動特性の向上を両立することが可能となる。
　図３は、電源装置１の起動時におけるピーク電流（＝キャパシタＣ１に流れ込む突入電流）の挙動を示す図であり、上から順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、及び、出力電流Ｉｏｕｔが描写されている。
　なお、出力電流Ｉｏｕｔの実線は、ミラー電流比Ｉｍ１／Ｉｍ２＝２／１であるときの挙動を示している。一方、出力電流Ｉｏｕｔの破線は、ミラー電流比Ｉｍ１／Ｉｍ２＝１／２であるときの挙動を示している。
　上記のミラー電流比Ｉｍ１／Ｉｍ２は、電源装置１の定常時において、ミラートランジスタＭ１１及びＭ１２それぞれに流れるミラー電流Ｉｍ１及びＩｍ２の比率である。すなわち、ミラー電流比Ｉｍ１／Ｉｍ２は、ミラートランジスタＭ１１及びＭ１２のサイズ比として理解してもよい。
　出力電流Ｉｏｕｔの実線と破線を対比すれば明らかなように、本実施形態の電源装置１では、ミラー電流比Ｉｍ１／Ｉｍ２を調整することにより、電源装置１の起動時における過渡的なピーク電流を抑制することができる。
　図４は、電源装置１の負荷変動時におけるピーク電流の挙動を示す図であり、上から順に、出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔが描写されている。
　なお、出力電流Ｉｏｕｔの実線は、ミラー電流比Ｉｍ１／Ｉｍ２＝２／１であるときの挙動を示している。一方、出力電流Ｉｏｕｔの破線は、ミラー電流比Ｉｍ１／Ｉｍ２＝１／２であるときの挙動を示している。
　出力電流Ｉｏｕｔの実線と破線を対比すれば明らかなように、本実施形態の電源装置１では、ミラー電流比Ｉｍ１／Ｉｍ２を調整することにより、電源装置１の負荷変動に伴う過電流保護動作時における過渡的なピーク電流を抑制することができる。一方、出力電流ＩｏｕｔのＤＣ的な上限値（＝過電流検出閾値）は、ミラー電流比Ｉｍ１／Ｉｍ２に依らず一定となる。
　図５は、ミラー電流比Ｉｍ１／Ｉｍ２と出力電圧Ｖｏｕｔの負荷応答特性との関係を示す図である。本図中の実線（ミラー電流比：小）、小破線（ミラー電流比：中）及び大破線（ミラー電流比：大）を対比すれば明らかなように、ミラー電流比Ｉｍ１／Ｉｍ２が大きくなるほど、出力電圧Ｖｏｕｔの負荷応答特性が悪化する、すなわち、負荷変動時の出力変動が大きくなることが分かる。
　例えば、出力トランジスタＭ１及びＭ２のサイズ比が１：２である場合には、Ｉｍ１／Ｉｍ２＞５／１０で誤動作を生じ得る。
　図６は、ミラー電流比Ｉｍ１／Ｉｍ２と出力電流Ｉｏｕｔのピーク電流との関係を示す図である。本図中の実線（ミラー電流比：小）、小破線（ミラー電流比：中）及び大破線（ミラー電流比：大）を対比すれば明らかなように、ミラー電流比Ｉｍ１／Ｉｍ２が小さくなるほど、出力電流Ｉｏｕｔのピーク電流が大きくなる、すなわち、ピーク電流を抑制することができなくなることが分かる。
　例えば、出力トランジスタＭ１及びＭ２のサイズ比が１：２である場合には、Ｉｍ１／Ｉｍ２＜２／１０で誤動作を生じ得る。
　図５及び図６の挙動を鑑みると、例えば、出力トランジスタＭ１及びＭ２のサイズ比が１：２である場合には、２／８＜Ｉｍ１／Ｉｍ２＜４／６が成立するように、ミラー電流比Ｉｍ１／Ｉｍ２を設定することが適切であると考えられる。
　なお、電源装置１の設計思想としては、まず位相特性を最適化するように出力トランジスタＭ１及びＭ２のサイズ比及び抵抗Ｒ１０の抵抗値を決定した上で、ピーク電流の抑制と負荷応答特性の向上を両立するようにミラー電流比Ｉｍ１／Ｉｍ２を設定することが望ましい。
＜電源装置（第２実施形態）＞
　図７は、電源装置１の第２実施形態を示す図である。本実施形態の電源装置１は、先出の第１実施形態（図２）を基本としつつ、出力トランジスタＭ２が省略されている。
　このように、ピーク電流の抑制と負荷応答特性の向上を両立するためには、過電流保護回路ＯＣＰのミラートランジスタを複数に分割することが重要であって、出力トランジスタを分割することは必須でない。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている過電流保護回路は、第１出力トランジスタと共通の第１駆動信号により駆動されて第１ミラー電流を流すように構成された第１ミラートランジスタと、第２駆動信号により駆動されて第２ミラー電流を流すように構成された第２ミラートランジスタと、前記第１出力トランジスタ及び前記第１ミラートランジスタそれぞれの制御端と前記第２ミラートランジスタの制御端との間に接続されるように構成された抵抗と、前記第１ミラー電流及び前記第２ミラー電流を合算したセンス電流を所定の上限値以下に制限するように前記第１駆動信号を制御するように構成された電流制限部と、を備える構成（第１の構成）とされている。
　なお、上記第１の構成による過電流保護回路において、前記電流制限部は、前記センス電流をセンス電圧に変換するように構成されたセンス抵抗と、前記センス電圧に応じて前記第１駆動信号を調整するように構成されたオペアンプと、を含む構成（第２の構成）にしてもよい。
　また、上記第１又は第２の構成による過電流保護回路において、前記第１ミラートランジスタ及び前記第２ミラートランジスタのサイズは、前記第１出力トランジスタのサイズよりも小さい構成（第３の構成）にしてもよい。
　また、上記第１～第３いずれかの構成による過電流保護回路において、前記抵抗の抵抗値は、数十～数百ｋΩである構成（第４の構成）にしてもよい。
　また、例えば、本明細書中に開示されている電源装置は、入力電圧の入力端と出力電圧の出力端との間に接続されて前記第１駆動信号により駆動されるように構成された前記第１出力トランジスタと、前記出力電圧又はこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記第１駆動信号を生成するように構成された出力帰還回路と、上記第１～第４いずれかの構成による過電流保護回路と、を備える構成（第５の構成）とされている。
　なお、上記第５の構成による電源装置は、前記入力電圧の入力端と前記出力電圧の出力端との間に接続されて前記第２駆動信号により駆動されるように構成された第２出力トランジスタをさらに備える構成（第６の構成）にしてもよい。
　上記第６の構成による電源装置において、前記第２出力トランジスタのサイズは、前記第１出力トランジスタのサイズよりも大きい構成（第７の構成）にしてもよい。
　また、上記第７の構成による電源装置において、前記第１出力トランジスタ及び前記第２出力トランジスタのサイズ比は１：２である構成（第８の構成）にしてもよい。
　また、上記第８の構成による電源装置は、定常時における前記第１ミラー電流及び前記第２ミラー電流をＩｍ１及びＩｍ２として２／８＜Ｉｍ１／Ｉｍ２＜４／６が成立する構成（第９の構成）にしてもよい。
　また、上記第５～第９いずれかの構成による電源装置において、前記出力帰還回路は、前記出力電圧又は前記帰還電圧と前記基準電圧との差分に応じて前記第１駆動信号を生成するように構成されたエラーアンプを含む構成（第１０の構成）にしてもよい。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換及び各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１　　電源装置（ＬＤＯレギュレータ）
　　　２　　負荷
　　　Ａ１　　エラーアンプ
　　　Ａ１０　　オペアンプ
　　　Ｃ１　　キャパシタ
　　　Ｍ１、Ｍ２　　出力トランジスタ（ＰＭＯＳＦＥＴ）
　　　Ｍ１１、Ｍ１２　　ミラートランジスタ（ＰＭＯＳＦＥＴ）
　　　ＯＣＰ　　過電流保護回路
　　　Ｒ１、Ｒ２、Ｒ１０　　抵抗
　　　Ｒｓ　　センス抵抗
　　　ＲＥＦ　　基準電圧生成回路

Claims (10)

  1. 　第１出力トランジスタと共通の第１駆動信号により駆動されて第１ミラー電流を流すように構成された第１ミラートランジスタと、
    　第２駆動信号により駆動されて第２ミラー電流を流すように構成された第２ミラートランジスタと、
    　前記第１出力トランジスタ及び前記第１ミラートランジスタそれぞれの制御端と前記第２ミラートランジスタの制御端との間に接続されるように構成された抵抗と、
    　前記第１ミラー電流及び前記第２ミラー電流を合算したセンス電流を所定の上限値以下に制限するように前記第１駆動信号を制御するように構成された電流制限部と、
    　を備える、過電流保護回路。
  2. 　前記電流制限部は、
    　前記センス電流をセンス電圧に変換するように構成されたセンス抵抗と、
    　前記センス電圧に応じて前記第１駆動信号を調整するように構成されたオペアンプと、
    　を含む、請求項１に記載の過電流保護回路。
  3. 　前記第１ミラートランジスタ及び前記第２ミラートランジスタのサイズは、前記第１出力トランジスタのサイズよりも小さい、請求項１又は２に記載の過電流保護回路。
  4. 　前記抵抗の抵抗値は、数十～数百ｋΩである、請求項１～３のいずれか一項に記載の過電流保護回路。
  5. 　入力電圧の入力端と出力電圧の出力端との間に接続されて前記第１駆動信号により駆動されるように構成された前記第１出力トランジスタと、
    　前記出力電圧又はこれに応じた帰還電圧と所定の基準電圧との差分に応じて前記第１駆動信号を生成するように構成された出力帰還回路と、
    　請求項１～４のいずれか一項に記載の過電流保護回路と、
    　を備える、電源装置。
  6. 　前記入力電圧の入力端と前記出力電圧の出力端との間に接続されて前記第２駆動信号により駆動されるように構成された第２出力トランジスタをさらに備える、請求項５に記載の電源装置。
  7. 　前記第２出力トランジスタのサイズは、前記第１出力トランジスタのサイズよりも大きい、請求項６に記載の電源装置。
  8. 　前記第１出力トランジスタ及び前記第２出力トランジスタのサイズ比は１：２である、請求項７に記載の電源装置。
  9. 　定常時における前記第１ミラー電流及び前記第２ミラー電流をＩｍ１及びＩｍ２として２／８＜Ｉｍ１／Ｉｍ２＜４／６が成立する、請求項８に記載の電源装置。
  10. 　前記出力帰還回路は、前記出力電圧又は前記帰還電圧と前記基準電圧との差分に応じて前記第１駆動信号を生成するように構成されたエラーアンプを含む、請求項５～９のいずれか一項に記載の電源装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07146722A (ja) * 1993-10-01 1995-06-06 Fuji Electric Co Ltd トランジスタ用過電流保護装置
JP2006115646A (ja) * 2004-10-15 2006-04-27 Rohm Co Ltd 過電流保護回路および電圧生成回路
JP2010217965A (ja) * 2009-03-13 2010-09-30 Asahi Kasei Toko Power Device Corp 定電圧回路
JP2013025577A (ja) * 2011-07-21 2013-02-04 Toshiba Corp 半導体集積回路
JP2013186735A (ja) * 2012-03-08 2013-09-19 Seiko Instruments Inc ボルテージレギュレータ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07146722A (ja) * 1993-10-01 1995-06-06 Fuji Electric Co Ltd トランジスタ用過電流保護装置
JP2006115646A (ja) * 2004-10-15 2006-04-27 Rohm Co Ltd 過電流保護回路および電圧生成回路
JP2010217965A (ja) * 2009-03-13 2010-09-30 Asahi Kasei Toko Power Device Corp 定電圧回路
JP2013025577A (ja) * 2011-07-21 2013-02-04 Toshiba Corp 半導体集積回路
JP2013186735A (ja) * 2012-03-08 2013-09-19 Seiko Instruments Inc ボルテージレギュレータ

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