JPS63217718A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル論理ＩＣに関し、特にＣＭＯＳデジタ
ル論理回路に関する。

〔従来の技術〕

従来ＣＭＯＳデジタル論理回路は、第４図のインバータ
回路において、シングル）ｆ−）ＦＥＴが用いられてお
シ、スレッシ−ホール電圧全外部よ多制御することはで
きなかった。またこの必要がある場合、アナログＩＣで
あるオペアンプ又はコンパレータを使用していた。（第
５図）〔発明が解決しようとする問題点〕 上述した従来のＣＭＯＳデジタル論理回路のスレッシュ
ホールド電圧はＰ型およびＮ型半導体のイオン拡散濃度
及び温度に依存するため、製造上のばらつきや、広範囲
の温度変化に対し、スレッシュホールド電圧を一定に保
つことは、困難であり、外部からスレッシュホールド電
圧を可変することができないという欠点がある。

〔問題点を解決するための手段」 本発明のＣＭＯＳデジタル論理回路は、デュアルゲート
ＦＥＴを使用し、第１図における第２のＦＥＴＱ２の第
２ゲートＧ２に印加する電圧によシスレソンユホールド
電圧を制御する端子３を有する。

〔実施例〕

次に本発明について、図面を参照して説明する。

第１図は本発明の一実施例の回路図である。第１のＦＥ
ＴＱｌはＰチャネル型ＭＯ８ＦＥＴで、第２のＦＥＴＱ
２はＮチャ坏ル形デーアルゲー）ＭＯＳ　　ＰＥＴであ
る。端子１は、第１のＦＥＴ　Ｑ１一 のゲートＧと第２のＦＥＴ　Ｇ２の第１ゲートＧｌと接
続され入力となっている。端子２はＰＥＴのドレインＤ
１と第２のＰＥＴ　Ｇ２のドレインＤ２に接続され出力
となっている。端子３は第２の１：ｌ’ＥＴＱ２の第２
ゲートＧ２と接続されている。

端子３を尚電位に保ち端子１を低電位から高電位にする
と第１０Ｆ　ＥＩｌｌ　Ｑｌはオン状態からオフ状態へ
、第２のＦＢ’ｌ’Ｑ２はオフ状態からオン状態へ変化
する。このとき、第１のＦＢＴ　Ｑｌのドレイン−ソー
ス間抵抗Ｒ’ｏｓｔと第２のＦＢＴ　Ｇ２のドレイン−
ソース間抵抗ＲＤＳ□の等しくなる入力電圧がスレッシ
−ホールド電圧Ｖｔｈである。ここで、端子３を低電位
にするとこのスレッシュボールド電圧Ｖｔｈは第２図に
示すようにｖｔｈへと変化する。よって端子３に印加す
る電位にょシＣＭＯＳデジタル論理回路のスレッシュホ
ールド電圧が制御可能となる。

また逆に、端子１を高電位から低電位に変化させた場合
においても、同様に端子３に印加する電位によシスレッ
シュホールド電圧を制御できる。

第３図は本発明の実施例２の回路図である。端子１は抵
抗器Ｒを通じて、インバータ回路の入力に接続され、コ
ンデンサＣはこの接続点と接地端子に接続されてる積分
回路を構成している。

入力したパルス電圧の反転波形が出力される。このとき
端子３に印加する電位により、スレッシュホールド電圧
Ｖｔｈが可変できるので、遅延時間ｔを可変することが
できる。

〔発明の効果〕

以上説明したように本発明は、ＣＭＯＳデジタル論理回
路において、デュアルゲー）　Ｆ　Ｅ　Ｔを用い、デジ
タル論理回路のスレッシュホールド電圧を外部制御でき
ることにより、スレッシ−ホールト電圧のばらつきを制
御端子に印加する電圧によって補正することができ、さ
らに広範囲な温度変化に対するスレッショルド電圧の変
化を補償することも可能となる。したがって本発明を適
用したＣＭＯＳデジタル論理回路を使用した発振回路、
パルス遅延回路等において、精密な動作が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図は実施例の入力−出
力電圧特性、第３図は第２の実施例、第４図、第５図は
従来の回路である。 Ｑｌ・・・第１のＦＥＴ１Ｑ２・・・第２のＦＥＴ％Ｒ
・・・抵抗器、Ｃ・・・コンデンサ、１・・・第１の端
子、２・・・第２の端子、３・・・第３の端子、Ｇ・・
・ゲート、Ｇ１・・・第１ゲート、Ｇ２・・・第２ゲー
）、Ｄｌ・・・第１のＦ’ＥＴ　Ｑｌのドレイン、Ｄ２
・・・第２のＦＢＴ　Ｇ２のドレイン、Ｖｔｈ・・・ス
レッシュホールド電圧、ｖｉｎ・・・入力電圧％ＲＤＳ
・・・ドレイン−ソース間抵抗、■ｏ・・・第３の端子
の入力電圧、ＶＤＤ・・・電源電圧。 電漁 ８５図

Claims (1)

【特許請求の範囲】
1. デュアルゲートＦＥＴを使用し、スレッシュホールド電
   圧を外部制御可能とした論理回路。