JP2963913B2 - Ｄｃ／ｄｃ変換半導体装置 - Google Patents
Ｄｃ／ｄｃ変換半導体装置Info
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- JP2963913B2 JP2963913B2 JP8017290A JP8017290A JP2963913B2 JP 2963913 B2 JP2963913 B2 JP 2963913B2 JP 8017290 A JP8017290 A JP 8017290A JP 8017290 A JP8017290 A JP 8017290A JP 2963913 B2 JP2963913 B2 JP 2963913B2
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- transistor
- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LED等を表示させるために、単一電源から
負電圧を発生させるDC/DC変換半導体装置に関する。
負電圧を発生させるDC/DC変換半導体装置に関する。
従来のDC/DC変換半導体装置として、第３図に示す回
路がある。第３図において、QP1はＰチャンネルのMOSト
ランジスタ（第１のMOSトランジスタ）、QN1〜QN3は基
板内に各々独立して設けたＰウエル内に個別に形成した
ＮチャンネルのMOSトランジスタ（第２乃至第４のMOSト
ランジスタ）、C1、C2は外付けのコンデンサ（第１、第
２のコンデンサ）、VDDは電源電圧（第２の電源）、１
は入力端子、２は出力端子、VINは入力電圧、VOUT′は
出力電圧、VSSは接地電圧（第１の電源）、Ｃはクロッ
ク信号、は反転クロック信号である。
路がある。第３図において、QP1はＰチャンネルのMOSト
ランジスタ（第１のMOSトランジスタ）、QN1〜QN3は基
板内に各々独立して設けたＰウエル内に個別に形成した
ＮチャンネルのMOSトランジスタ（第２乃至第４のMOSト
ランジスタ）、C1、C2は外付けのコンデンサ（第１、第
２のコンデンサ）、VDDは電源電圧（第２の電源）、１
は入力端子、２は出力端子、VINは入力電圧、VOUT′は
出力電圧、VSSは接地電圧（第１の電源）、Ｃはクロッ
ク信号、は反転クロック信号である。
この回路では、トランジスタQP1の基板（サブストレ
ート）には電圧VDDが、トランジスタQN1のＰウエルには
電圧VSSが印加する。また、トランジスタQN2、QN3のＰ
ウエル電位は、それがオンしているときはソース側電位
となり、オフしているときはドレイン側電位に切り換わ
る。
ート）には電圧VDDが、トランジスタQN1のＰウエルには
電圧VSSが印加する。また、トランジスタQN2、QN3のＰ
ウエル電位は、それがオンしているときはソース側電位
となり、オフしているときはドレイン側電位に切り換わ
る。
いま、各トランジスタQP1、QN1〜QN3のゲートにクロ
ックが印加すると、そのクロック信号ＣがＨレベルのと
き、反転クロック信号はＬレベルであるので、トラン
ジスタQP1、QN3はオン、トランジスタQN1、QN2はオフと
なる。この結果、コンデンサC1の正（＋）極に電圧VIN
が、負（−）極にVSSが印加し、そこに電荷がチャージ
される。
ックが印加すると、そのクロック信号ＣがＨレベルのと
き、反転クロック信号はＬレベルであるので、トラン
ジスタQP1、QN3はオン、トランジスタQN1、QN2はオフと
なる。この結果、コンデンサC1の正（＋）極に電圧VIN
が、負（−）極にVSSが印加し、そこに電荷がチャージ
される。
次のタイミングでは、クロック信号がＣがＬレベル、
反転クロック信号がＨレベルとなるので、トランジス
タQP1、QN3がオフ、トランジスタQN1、QN2がオンとな
る。この結果、コンデンサC1の正（＋）極が電圧VSSに
切り換わるので、負（−）極の電圧はそれよりもVINだ
け低い電圧に低下する。
反転クロック信号がＨレベルとなるので、トランジス
タQP1、QN3がオフ、トランジスタQN1、QN2がオンとな
る。この結果、コンデンサC1の正（＋）極が電圧VSSに
切り換わるので、負（−）極の電圧はそれよりもVINだ
け低い電圧に低下する。
以上の動作を繰り返しにより、出力端子２にはコンデ
ンサC2で平滑された負の電圧VOUT′が現れる。
ンサC2で平滑された負の電圧VOUT′が現れる。
ことろで、コンデンサC1にチャージされる電圧VC1′
は、 VC1′＝VIN−VSS であるので、コンデンサC2にチャージされ出力端子２に
現れる出力電圧VOUT′は、 VOUT′＝−（VIN−VSS） となる。つまり、 VDD≧VIN＞VSS＞VOUT′ と、第４図に示すようになる。従って、その負電圧
VOUT′の最大絶対値は電源電圧VDDの絶対値を越えるこ
とはできない。また、この回路では、トランジスタQP1
の基板に加わる電圧がVDD、ソースに加わる電圧がVINで
あるので、小さい出力電圧を得る場合にはその間の電位
差が大きくなり、基板効果（チャンネルのソース側部分
が狭められる）が顕著となり、DC/DC変換の効率が低下
するという問題がある。
は、 VC1′＝VIN−VSS であるので、コンデンサC2にチャージされ出力端子２に
現れる出力電圧VOUT′は、 VOUT′＝−（VIN−VSS） となる。つまり、 VDD≧VIN＞VSS＞VOUT′ と、第４図に示すようになる。従って、その負電圧
VOUT′の最大絶対値は電源電圧VDDの絶対値を越えるこ
とはできない。また、この回路では、トランジスタQP1
の基板に加わる電圧がVDD、ソースに加わる電圧がVINで
あるので、小さい出力電圧を得る場合にはその間の電位
差が大きくなり、基板効果（チャンネルのソース側部分
が狭められる）が顕著となり、DC/DC変換の効率が低下
するという問題がある。
本発明はこのような点に鑑みてなされたものであり、
その目的は、電源電圧VDDと接地電位VSSとの電位差より
も大きな値の負電圧を得ることができ、しかも基板効果
の影響を受けないようにしたDC/DC変換半導体装置を提
供することである。
その目的は、電源電圧VDDと接地電位VSSとの電位差より
も大きな値の負電圧を得ることができ、しかも基板効果
の影響を受けないようにしたDC/DC変換半導体装置を提
供することである。
このために本発明は、第１のMOSトランジスタを基板
内に形成し、第２乃至第４の反対極性のMOSトランジス
タを該基板内に形成した反対極性の相互に独立したウエ
ル内に各々形成し、第１と第２のトランジスタとを直列
接続し、第３と第４のトランジスタとを直列接続し、第
１と第２のトランジスタの共通接続点と第３と第４のト
ランジスタの共通接続点との間に第１のコンデンサを接
続し、第３のトランジスタの出力側と第１の電源との間
に第２のコンデンサを接続し、第１乃至第４のトランジ
スタのオン・オフ制御により、第１のトランジスタのソ
ースと第４のトランジスタのソースとの間に印加される
電圧をその極性を反転して第２のコンデンサに移行させ
るDC/DC変換半導体装置において、 第１のトランジスタの基板とソースに第２の電源を、
第２のトランジスタのウエルとソースに第１の電源を各
々印加すると共に、第３のトランジスタのウエルをソー
ス叉はドレインに、第４のトランジスタのウエルをソー
ス叉はドレインに各々切り換え接続し、第４のトランジ
スタのソースに入力電圧を印加するように構成した。
内に形成し、第２乃至第４の反対極性のMOSトランジス
タを該基板内に形成した反対極性の相互に独立したウエ
ル内に各々形成し、第１と第２のトランジスタとを直列
接続し、第３と第４のトランジスタとを直列接続し、第
１と第２のトランジスタの共通接続点と第３と第４のト
ランジスタの共通接続点との間に第１のコンデンサを接
続し、第３のトランジスタの出力側と第１の電源との間
に第２のコンデンサを接続し、第１乃至第４のトランジ
スタのオン・オフ制御により、第１のトランジスタのソ
ースと第４のトランジスタのソースとの間に印加される
電圧をその極性を反転して第２のコンデンサに移行させ
るDC/DC変換半導体装置において、 第１のトランジスタの基板とソースに第２の電源を、
第２のトランジスタのウエルとソースに第１の電源を各
々印加すると共に、第３のトランジスタのウエルをソー
ス叉はドレインに、第４のトランジスタのウエルをソー
ス叉はドレインに各々切り換え接続し、第４のトランジ
スタのソースに入力電圧を印加するように構成した。
以下、本発明の実施例について説明する。第１図はそ
の一実施例のDC/DC変換回路を示す図である。第３図に
おいて説明したものと同一のものには同一の符号を付し
てその説明は省略する。この実施例では、トランジスタ
QP1のソースと基板とは共通に電源電圧VDDを印加して、
トランジスタQN3のソースを入力端子３に接続し、そこ
に入力電圧VINを印加するようにした。
の一実施例のDC/DC変換回路を示す図である。第３図に
おいて説明したものと同一のものには同一の符号を付し
てその説明は省略する。この実施例では、トランジスタ
QP1のソースと基板とは共通に電源電圧VDDを印加して、
トランジスタQN3のソースを入力端子３に接続し、そこ
に入力電圧VINを印加するようにした。
従って、各トランジスタQP1、QN1〜QN3のゲートにク
ロックが印加すると、そのクロック信号ＣがＨレベルの
とき、反転クロック信号はＬレベルであるので、トラ
ンジスタQP1、QN3はオン、トランジスタQN1、QN2はオフ
となり、コンデンサC1の正（＋）極に電圧VDDが印加
し、負（−）極に入力電圧VINが印加する。よってこの
コンデンサC1の充填電圧VC1は、 VC1＝VDD−VIN となる。
ロックが印加すると、そのクロック信号ＣがＨレベルの
とき、反転クロック信号はＬレベルであるので、トラ
ンジスタQP1、QN3はオン、トランジスタQN1、QN2はオフ
となり、コンデンサC1の正（＋）極に電圧VDDが印加
し、負（−）極に入力電圧VINが印加する。よってこの
コンデンサC1の充填電圧VC1は、 VC1＝VDD−VIN となる。
次のタイミングでは、クロック信号ＣがＬレベル、反
転クロック信号がＨレベルとなるので、トランジスタ
QP1、QN3がオフ、トランジスタQN1、QN2がオンとなり、
コンデンサC1の正（＋）極が電圧VSSに切り換わり、負
（−）極の電圧がそれよりもVc1だけ低下するので、出
力電圧VOUTは、 VOUT＝−（VDD−VIN） となる。従って、入力電圧VINは、 VDD≧VIN＞VOUT となる。
転クロック信号がＨレベルとなるので、トランジスタ
QP1、QN3がオフ、トランジスタQN1、QN2がオンとなり、
コンデンサC1の正（＋）極が電圧VSSに切り換わり、負
（−）極の電圧がそれよりもVc1だけ低下するので、出
力電圧VOUTは、 VOUT＝−（VDD−VIN） となる。従って、入力電圧VINは、 VDD≧VIN＞VOUT となる。
つまり、入力電圧VINは、電源電圧VDDとVSSとの間の
電位差の制限を受けなくなる（第２図（ａ）、（ｂ）に
参照）。また、基板効果についてみても、トランジスタ
QP1に関してはそのソースと基板に共通に電圧VDDが印加
し、またトランジスタQN2、QN3に関してはそれがオンす
るときにＰウエルとソースに共通電圧が印加するので、
その影響はない。
電位差の制限を受けなくなる（第２図（ａ）、（ｂ）に
参照）。また、基板効果についてみても、トランジスタ
QP1に関してはそのソースと基板に共通に電圧VDDが印加
し、またトランジスタQN2、QN3に関してはそれがオンす
るときにＰウエルとソースに共通電圧が印加するので、
その影響はない。
以上から本発明によれば、入力電圧の範囲が電源電圧
の影響を受けなくなるのでその電圧の設定の自由度が高
くなり、また、基板効果の影響を受けないのでDC/DCの
変換効率が高くなるという利点がある。
の影響を受けなくなるのでその電圧の設定の自由度が高
くなり、また、基板効果の影響を受けないのでDC/DCの
変換効率が高くなるという利点がある。
【図面の簡単な説明】 第１図は本発明の一実施例のDC/DC変換回路の回路図、
第２図（ａ）、（ｂ）はその作用説明図、第３図は従来
のDC/DC変換回路の回路図、第４図はその作用説明図て
ある。 １……入力端子、２……出力端子、３……入力端子、QP
1……ＰチャンネルMOSトランジスタ（第１のMOSトラン
ジスタ）、QN1〜QN3……ＮチャンネルMOSトランジスタ
（第２乃至第４のトランジスタ）、VSS……接地電圧
（第１の電源の電圧）、VDD……電源電圧（第２の電源
の電圧）、VIN……入力電圧、VOUT……出力電圧。。
第２図（ａ）、（ｂ）はその作用説明図、第３図は従来
のDC/DC変換回路の回路図、第４図はその作用説明図て
ある。 １……入力端子、２……出力端子、３……入力端子、QP
1……ＰチャンネルMOSトランジスタ（第１のMOSトラン
ジスタ）、QN1〜QN3……ＮチャンネルMOSトランジスタ
（第２乃至第４のトランジスタ）、VSS……接地電圧
（第１の電源の電圧）、VDD……電源電圧（第２の電源
の電圧）、VIN……入力電圧、VOUT……出力電圧。。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/088 H01L 33/00 H01L 27/04 H03K 17/00 - 17/70 H03K 19/094 H03K 19/0944 H03K 19/096
Claims (1)
- 【請求項１】第１のMOSトランジスタを基板内に形成
し、第２乃至第４の反対極性のMOSトランジスタを該基
板内に形成した反対極性の相互に独立したウエル内に各
々形成し、 第１と第２のトランジスタとを直列接続し、第３と第４
のトランジスタとを直列接続し、第１と第２のトランジ
スタの共通接続点と第３と第４のトランジスタの共通接
続点との間に第１のコンデンサを接続し、第３のトラン
ジスタの出力側と第１の電源との間に第２のコンデンサ
を接続し、 第１乃至第４のトランジスタのオン・オフ制御により、
第１のトランジスタのソースと第４のトランジスタのソ
ースとの間に印加される電圧をその極性を反転して第２
のコンデンサに移行させるDC/DC変換半導体装置におい
て、 第１のトランジスタの基板とソースに第２の電源を、第
２のトランジスタのウエルとソースに第１の電源を各々
印加すると共に、第３のトランジスタのウエルをソース
叉はドレインに、第４のトランジスタのウエルをソース
叉はドレインに各々切り換え接続し、第４のトランジス
タのソースに入力電圧を印加することを特徴とするDC/D
C変換半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8017290A JP2963913B2 (ja) | 1990-03-28 | 1990-03-28 | Ｄｃ／ｄｃ変換半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8017290A JP2963913B2 (ja) | 1990-03-28 | 1990-03-28 | Ｄｃ／ｄｃ変換半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280463A JPH03280463A (ja) | 1991-12-11 |
| JP2963913B2 true JP2963913B2 (ja) | 1999-10-18 |
Family
ID=13710917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8017290A Expired - Fee Related JP2963913B2 (ja) | 1990-03-28 | 1990-03-28 | Ｄｃ／ｄｃ変換半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963913B2 (ja) |
-
1990
- 1990-03-28 JP JP8017290A patent/JP2963913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03280463A (ja) | 1991-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |