JP2601399Y2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JP2601399Y2 JP2601399Y2 JP1993074364U JP7436493U JP2601399Y2 JP 2601399 Y2 JP2601399 Y2 JP 2601399Y2 JP 1993074364 U JP1993074364 U JP 1993074364U JP 7436493 U JP7436493 U JP 7436493U JP 2601399 Y2 JP2601399 Y2 JP 2601399Y2
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- Japan
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- voltage
- input
- capacitor
- booster circuit
- turned
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Description
【０００１】
【産業上の利用分野】本考案は、入力直流電圧の２倍以
上の出力直流電圧を得るようにした昇圧回路に関するも
のである。
上の出力直流電圧を得るようにした昇圧回路に関するも
のである。
【０００２】
【従来の技術】図２は入力直流電圧Ｖciを３倍の反転し
た極性の直流電圧Ｖout として出力させるようにした従
来の昇圧回路の原理図である。図２において、１は電圧
入力端子、２は電圧出力端子、３は接地端子である。ま
た、Ｓ１〜Ｓ７はスイッチ、Ｃ１、Ｃ２は入力コンデン
サ、Ｃ３は出力コンデンサである。
た極性の直流電圧Ｖout として出力させるようにした従
来の昇圧回路の原理図である。図２において、１は電圧
入力端子、２は電圧出力端子、３は接地端子である。ま
た、Ｓ１〜Ｓ７はスイッチ、Ｃ１、Ｃ２は入力コンデン
サ、Ｃ３は出力コンデンサである。
【０００３】この昇圧回路は、入力端子１に電圧Ｖciを
印加して、まず、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６をオ
ン、他のスイッチＳ３、Ｓ５、Ｓ７をオフとすることに
より、入力コンデンサＣ１とＣ２が入力電圧Ｖciにそれ
ぞれ充電される。次のタイミングで、上記と逆にスイッ
チＳ１、Ｓ２、Ｓ４、Ｓ６をオフ、他のスイッチＳ３、
Ｓ５、Ｓ７をオンとすることにより、入力コンデンサＣ
１、Ｃ２と出力コンデンサＣ３とがリング状に接続され
るので、入力コンデンサＣ１、Ｃ２に充電されていた電
圧Ｖciが相互に加算されて出力コンデンサＣ３に転移さ
れる。
印加して、まず、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６をオ
ン、他のスイッチＳ３、Ｓ５、Ｓ７をオフとすることに
より、入力コンデンサＣ１とＣ２が入力電圧Ｖciにそれ
ぞれ充電される。次のタイミングで、上記と逆にスイッ
チＳ１、Ｓ２、Ｓ４、Ｓ６をオフ、他のスイッチＳ３、
Ｓ５、Ｓ７をオンとすることにより、入力コンデンサＣ
１、Ｃ２と出力コンデンサＣ３とがリング状に接続され
るので、入力コンデンサＣ１、Ｃ２に充電されていた電
圧Ｖciが相互に加算されて出力コンデンサＣ３に転移さ
れる。
【０００４】よって、上記スイッチＣ１〜Ｃ７のオン／
オフを繰り返すことによって、出力端子２の出力電圧Ｖ
out は、接地端子３側を正として、−２Ｖciの電圧とな
る。これは入力電圧Ｖciに対して逆極性であるので、結
果的には図３に示すように、入力電圧Ｖciに対して３倍
の電圧が出力電圧Ｖout として得られることになる。入
力電圧Ｖciを変化させれば、出力電圧Ｖout もこれに比
例して変化する。
オフを繰り返すことによって、出力端子２の出力電圧Ｖ
out は、接地端子３側を正として、−２Ｖciの電圧とな
る。これは入力電圧Ｖciに対して逆極性であるので、結
果的には図３に示すように、入力電圧Ｖciに対して３倍
の電圧が出力電圧Ｖout として得られることになる。入
力電圧Ｖciを変化させれば、出力電圧Ｖout もこれに比
例して変化する。
【０００５】図４は上記昇圧回路のスイッチＳ１〜Ｓ７
をＭＯＳＦＥＴで構成した場合の回路図である。ＭＰ
１、ＭＰ２はＰチャンネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ
５はＮチャンネルＭＯＳＦＥＴである。４〜６はこれら
ＦＥＴを駆動するためのクロックが入力するクロック端
子である。このクロックは、図５に示すように切り替え
られる。ここでは、ステップ１、２が繰り返される。
をＭＯＳＦＥＴで構成した場合の回路図である。ＭＰ
１、ＭＰ２はＰチャンネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ
５はＮチャンネルＭＯＳＦＥＴである。４〜６はこれら
ＦＥＴを駆動するためのクロックが入力するクロック端
子である。このクロックは、図５に示すように切り替え
られる。ここでは、ステップ１、２が繰り返される。
【０００６】
【考案が解決しようとする課題】ところで、上記したよ
うに、スイッチＳ１〜Ｓ７をＭＯＳＦＥＴで構成する場
合、例えば、共通のＮ型基板上にＣＭＯＳ構造によって
ＰチャンネルＭＯＳＦＥＴ、ＮチャンネルＭＯＳＦＥＴ
を構成する場合、ＰチャンネルＭＯＳＦＥＴについて
は、基板バイアス効果の影響を受ける場合がある。
うに、スイッチＳ１〜Ｓ７をＭＯＳＦＥＴで構成する場
合、例えば、共通のＮ型基板上にＣＭＯＳ構造によって
ＰチャンネルＭＯＳＦＥＴ、ＮチャンネルＭＯＳＦＥＴ
を構成する場合、ＰチャンネルＭＯＳＦＥＴについて
は、基板バイアス効果の影響を受ける場合がある。
【０００７】すなわち、図４に示す回路のＰチャンネル
ＭＯＳＦＥＴであるＭＰ１、ＭＰ２のソースには入力電
圧Ｖciが印加しているが、この電圧Ｖciが基板電圧Ｖdd
よりも小さいと、基板バイアス効果によりそのＭＯＳＦ
ＥＴであるＭＰ１、ＭＰ２の閾値が高くなり、その導通
抵抗が大きく若しくは導通しなくなり、この結果、昇圧
の効果が著しく低減され乃至は昇圧しないという事態が
発生する。
ＭＯＳＦＥＴであるＭＰ１、ＭＰ２のソースには入力電
圧Ｖciが印加しているが、この電圧Ｖciが基板電圧Ｖdd
よりも小さいと、基板バイアス効果によりそのＭＯＳＦ
ＥＴであるＭＰ１、ＭＰ２の閾値が高くなり、その導通
抵抗が大きく若しくは導通しなくなり、この結果、昇圧
の効果が著しく低減され乃至は昇圧しないという事態が
発生する。
【０００８】本考案の目的は、入力電圧Ｖciが電源電圧
Ｖddよりも低い場合であっても、基板バイアス効果の影
響を受けずに、正常な昇圧動作が行なわれるようにした
昇圧回路を提供することである。
Ｖddよりも低い場合であっても、基板バイアス効果の影
響を受けずに、正常な昇圧動作が行なわれるようにした
昇圧回路を提供することである。
【０００９】
【課題を解決するための手段】本考案の目的は、共通の
Ｎ型基板上にＣＭＯＳ構造で形成したＮチャンネルＭＯ
ＳＦＥＴとＰチャンネルＭＯＳＦＥＴをスイッチング素
子として、該スイッチング素子の内の第１群の素子を第
１のタイミングでオンさせて少なくとも１個の入力コン
デンサを入力電圧により充電し、上記スイッチング素子
の内の残りの第２群の素子を第２のタイミングでオンさ
せて上記入力コンデンサの電荷を出力コンデンサに転移
し、上記第１と第２のタイミングを繰り返すことにより
出力コンデンサに上記入力電圧の１倍又は２倍以上の電
圧を充電するようにした昇圧回路において、上記入力電
圧がソースに印加される上記ＰチャンネルＭＯＳＦＥＴ
に並列に、ＮチャンネルＭＯＳＦＥＴを接続したことを
特徴とする昇圧回路によって達成される。
Ｎ型基板上にＣＭＯＳ構造で形成したＮチャンネルＭＯ
ＳＦＥＴとＰチャンネルＭＯＳＦＥＴをスイッチング素
子として、該スイッチング素子の内の第１群の素子を第
１のタイミングでオンさせて少なくとも１個の入力コン
デンサを入力電圧により充電し、上記スイッチング素子
の内の残りの第２群の素子を第２のタイミングでオンさ
せて上記入力コンデンサの電荷を出力コンデンサに転移
し、上記第１と第２のタイミングを繰り返すことにより
出力コンデンサに上記入力電圧の１倍又は２倍以上の電
圧を充電するようにした昇圧回路において、上記入力電
圧がソースに印加される上記ＰチャンネルＭＯＳＦＥＴ
に並列に、ＮチャンネルＭＯＳＦＥＴを接続したことを
特徴とする昇圧回路によって達成される。
【００１０】
【作用】本考案では、ＰチャンネルＭＯＳＦＥＴに並列
接続したＮチャンネルＭＯＳＦＥＴによって、入力コン
デンサへの正常な充電経路が形成され、正常な昇圧動作
が行なわれる。
接続したＮチャンネルＭＯＳＦＥＴによって、入力コン
デンサへの正常な充電経路が形成され、正常な昇圧動作
が行なわれる。
【００１１】
【実施例】以下、本考案の実施例について説明する。図
１はその一実施例の昇圧回路の回路図である。図４に示
したものと同一のものには同一の符号を付した。本実施
例では、図４において基板バイアス効果の影響を受ける
ＭＯＳＦＥＴであるＭＰ１、ＭＰ２に並列に、Ｎチャン
ネルＭＯＳＦＥＴであるＭＮ６、ＭＮ７を接続して、こ
のＭＮ６、ＮＭ７をＭＰ１、ＭＰ２と同じタイミングで
オンさせ、同じタイミングでオフさせるようにした。Ｄ
は保護用ダイオードであり、後段に接続される回路に逆
極性電圧が印加することを防止するためのものである。
１はその一実施例の昇圧回路の回路図である。図４に示
したものと同一のものには同一の符号を付した。本実施
例では、図４において基板バイアス効果の影響を受ける
ＭＯＳＦＥＴであるＭＰ１、ＭＰ２に並列に、Ｎチャン
ネルＭＯＳＦＥＴであるＭＮ６、ＭＮ７を接続して、こ
のＭＮ６、ＮＭ７をＭＰ１、ＭＰ２と同じタイミングで
オンさせ、同じタイミングでオフさせるようにした。Ｄ
は保護用ダイオードであり、後段に接続される回路に逆
極性電圧が印加することを防止するためのものである。
【００１２】上記したようにここで使用するＭＯＳＦＥ
Ｔをすべて共通のＮ型基板上に作製する場合には、Ｎチ
ャンネルＭＯＳＦＥＴはＰウエル内に形成され基板効果
の影響を受けないので、そこに接続したＭＮ６、ＭＮ７
によって、例え入力電圧Ｖciが電源電圧Ｖddよりも低い
場合であっても、図２におけるスイッチＳ１、Ｓ２に相
当する部分は正常にオン／オフを行ない、昇圧動作が影
響を受けることはなく、正常な昇圧が行なわれる。
Ｔをすべて共通のＮ型基板上に作製する場合には、Ｎチ
ャンネルＭＯＳＦＥＴはＰウエル内に形成され基板効果
の影響を受けないので、そこに接続したＭＮ６、ＭＮ７
によって、例え入力電圧Ｖciが電源電圧Ｖddよりも低い
場合であっても、図２におけるスイッチＳ１、Ｓ２に相
当する部分は正常にオン／オフを行ない、昇圧動作が影
響を受けることはなく、正常な昇圧が行なわれる。
【００１３】詳細には、入力電圧Ｖciが印加する入力端
子１にＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳ
ＦＥＴの並列回路を接続しているので、両ＦＥＴの閾値
が効果的に働き、入力電圧Ｖciを広げることができる。
すなわち、入力電圧Ｖciが電源電圧Ｖddに近くなる程度
に高いときはＮチャンネルＭＯＳＦＥＴがオンし、Ｖss
に近くなる程度に低いときはＰチャンネルＭＯＳＦＥＴ
がオンするので、広い電圧範囲の入力電圧Ｖciを扱うこ
とができる。
子１にＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳ
ＦＥＴの並列回路を接続しているので、両ＦＥＴの閾値
が効果的に働き、入力電圧Ｖciを広げることができる。
すなわち、入力電圧Ｖciが電源電圧Ｖddに近くなる程度
に高いときはＮチャンネルＭＯＳＦＥＴがオンし、Ｖss
に近くなる程度に低いときはＰチャンネルＭＯＳＦＥＴ
がオンするので、広い電圧範囲の入力電圧Ｖciを扱うこ
とができる。
【００１４】なお、上記実施例は出力コンデンサＣ３に
入力電圧Ｖciの２倍の電圧が充電される場合、つまり３
倍圧の昇圧回路に適用した場合であるが、２倍圧の昇圧
回路にも適用できる。この２倍圧の昇圧回路では、図１
におけるＭＰ１、ＭＮ７、ＭＮ１をオープンにし、ＭＮ
４、入力コンデンサＣ１の部分を短絡させれば良い。こ
のときは、最初のタイミングで入力コンデンサＣ２に充
電された電圧が次のタイミングでコンデンサＣ３に反転
して転移され、これが繰り返される。
入力電圧Ｖciの２倍の電圧が充電される場合、つまり３
倍圧の昇圧回路に適用した場合であるが、２倍圧の昇圧
回路にも適用できる。この２倍圧の昇圧回路では、図１
におけるＭＰ１、ＭＮ７、ＭＮ１をオープンにし、ＭＮ
４、入力コンデンサＣ１の部分を短絡させれば良い。こ
のときは、最初のタイミングで入力コンデンサＣ２に充
電された電圧が次のタイミングでコンデンサＣ３に反転
して転移され、これが繰り返される。
【００１５】
【考案の効果】以上から本考案によれば、Ｎ型基板上に
ＣＭＯＳ構造で昇圧回路を構成する場合に、入力電圧が
電源電圧より低い場合であっても、昇圧動作が正常に行
なわれるという利点がある。
ＣＭＯＳ構造で昇圧回路を構成する場合に、入力電圧が
電源電圧より低い場合であっても、昇圧動作が正常に行
なわれるという利点がある。
【図１】 本考案の一実施例の昇圧回路の回路図であ
る。
る。
【図２】 従来の３倍の昇圧回路の原理図である。
【図３】 昇圧の電圧関係の説明図である。
【図４】 ＣＭＯＳ構造の従来の昇圧回路の回路図であ
る。
る。
【図５】 図３の昇圧回路のクロック制御の説明図であ
る。
る。
１：入力端子、２：出力端子、３：接地端子、４〜６：
クロック端子。
クロック端子。
Claims (1)
- 【請求項１】 共通のＮ型基板上にＣＭＯＳ構造で形
成したＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳ
ＦＥＴをスイッチング素子として、該スイッチング素子
の内の第１群の素子を第１のタイミングでオンさせて少
なくとも１個の入力コンデンサを入力電圧により充電
し、上記スイッチング素子の内の残りの第２群の素子を
第２のタイミングでオンさせて上記入力コンデンサの電
荷を出力コンデンサに転移し、上記第１と第２のタイミ
ングを繰り返すことにより出力コンデンサに上記入力電
圧の１倍又は２倍以上の電圧を充電するようにした昇圧
回路において、 上記入力電圧がソースに印加される上記ＰチャンネルＭ
ＯＳＦＥＴに並列に、ＮチャンネルＭＯＳＦＥＴを接続
したことを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993074364U JP2601399Y2 (ja) | 1993-12-28 | 1993-12-28 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993074364U JP2601399Y2 (ja) | 1993-12-28 | 1993-12-28 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0742566U JPH0742566U (ja) | 1995-08-04 |
| JP2601399Y2 true JP2601399Y2 (ja) | 1999-11-15 |
Family
ID=13545032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993074364U Expired - Lifetime JP2601399Y2 (ja) | 1993-12-28 | 1993-12-28 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601399Y2 (ja) |
-
1993
- 1993-12-28 JP JP1993074364U patent/JP2601399Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0742566U (ja) | 1995-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |