JPH0563051B2 - - Google Patents
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- JPH0563051B2 JPH0563051B2 JP62061964A JP6196487A JPH0563051B2 JP H0563051 B2 JPH0563051 B2 JP H0563051B2 JP 62061964 A JP62061964 A JP 62061964A JP 6196487 A JP6196487 A JP 6196487A JP H0563051 B2 JPH0563051 B2 JP H0563051B2
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- voltage
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- controlled
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- 239000004065 semiconductor Substances 0.000 claims description 18
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、通信機器や汎用電子機器等に使用
される半導体スイツチ回路に関する。
される半導体スイツチ回路に関する。
（従来の技術）
近年、通信機器や汎用電子機器等にはメカニカ
ルリレースイツチに代つて、半導体スイツチ回路
が多く用いられている。この半導体スイツチ回路
としては、SCR（サイリスタ）やMOSFET等を
利用したものがその代表として掲げられる。
ルリレースイツチに代つて、半導体スイツチ回路
が多く用いられている。この半導体スイツチ回路
としては、SCR（サイリスタ）やMOSFET等を
利用したものがその代表として掲げられる。
第４図にMOSFETを用いた半導体スイツチ回
路の一例を示す。このスイツチ回路には、スイツ
チ端子１１，１２に接続される外部回路と、この
スイツチ回路のスイツチ制御端子１３，１４に接
続される制御回路との間の絶縁のために、ホトカ
プラ１５が設けられている。
路の一例を示す。このスイツチ回路には、スイツ
チ端子１１，１２に接続される外部回路と、この
スイツチ回路のスイツチ制御端子１３，１４に接
続される制御回路との間の絶縁のために、ホトカ
プラ１５が設けられている。
このスイツチ回路では、制御端子１３，１４に
接続される制御回路により発光ダイオード１５ａ
に電流Ｉ１が注入されると、受光ダイオード１５
ｂの光起電力によつて電流Ｉ２が発生され、これ
によつて抵抗１６の両端間に電圧が発生する。こ
の電圧がＮ型MOSFET１７，１８の各しきい値
電圧を越えると、FET１７，１８がそれぞれオ
ン状態となり、スイツチ端子１１とスイツチ端子
１２が短絡される。これがこのスイツチ回路のオ
ン状態となる。
接続される制御回路により発光ダイオード１５ａ
に電流Ｉ１が注入されると、受光ダイオード１５
ｂの光起電力によつて電流Ｉ２が発生され、これ
によつて抵抗１６の両端間に電圧が発生する。こ
の電圧がＮ型MOSFET１７，１８の各しきい値
電圧を越えると、FET１７，１８がそれぞれオ
ン状態となり、スイツチ端子１１とスイツチ端子
１２が短絡される。これがこのスイツチ回路のオ
ン状態となる。
しかしながら、発光ダイオード１５ａから受光
ダイオード１５ｂへの変換効率はかなり低いの
で、FET１７，１８をそれぞれオンさせるため
には抵抗１６の抵抗値を充分に大きくしなければ
ならない。ところが、このように抵抗１６の抵抗
値を大きく設定すると、FET１７，１８のゲー
ト容量にチヤージされた電荷が放電されにくくな
り、スイツチ回路のオンからオフへの切替え時間
が長くかかかり、スイツチング特性が悪くなる欠
点がある。
ダイオード１５ｂへの変換効率はかなり低いの
で、FET１７，１８をそれぞれオンさせるため
には抵抗１６の抵抗値を充分に大きくしなければ
ならない。ところが、このように抵抗１６の抵抗
値を大きく設定すると、FET１７，１８のゲー
ト容量にチヤージされた電荷が放電されにくくな
り、スイツチ回路のオンからオフへの切替え時間
が長くかかかり、スイツチング特性が悪くなる欠
点がある。
また、ホトカプラ１５を使用した構造のため、
スイツチ回路全体を１チツプ上に形成することが
できず、コストアツプの原因につながつていた。
スイツチ回路全体を１チツプ上に形成することが
できず、コストアツプの原因につながつていた。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもの
で、従来の半導体スイツチ回路ではオンからオフ
への切替え時間が長くかかりスイツチング特性が
悪い点、またスイツチ回路の１チツプ化が不可能
である点を改善し、高速スイツチングが可能で、
しかも１チツプにて形成することができる半導体
スイツチ回路を提供することを目的とする。
で、従来の半導体スイツチ回路ではオンからオフ
への切替え時間が長くかかりスイツチング特性が
悪い点、またスイツチ回路の１チツプ化が不可能
である点を改善し、高速スイツチングが可能で、
しかも１チツプにて形成することができる半導体
スイツチ回路を提供することを目的とする。
（問題点を解決するための手段と作用）
この発明による半導体スイツチ回路にあつて
は、制御端子に印加される電圧によつて導通制御
される第１のMOSFETと、この第１の
MOSFETの導通状態に基づいて電流供給状態が
制御されるカレントミラー回路と、このカレント
ミラー回路の電流に応じた電圧を発生する電圧発
生手段と、スイツチ端子間に各ドレイン・ソース
間の電流通路が直列接続され、前記電圧発生手段
によつて発生される電圧によつてそれぞれ導通制
御される互いに同一導電型の第２および第３の
MOSFETとを具備したものである。
は、制御端子に印加される電圧によつて導通制御
される第１のMOSFETと、この第１の
MOSFETの導通状態に基づいて電流供給状態が
制御されるカレントミラー回路と、このカレント
ミラー回路の電流に応じた電圧を発生する電圧発
生手段と、スイツチ端子間に各ドレイン・ソース
間の電流通路が直列接続され、前記電圧発生手段
によつて発生される電圧によつてそれぞれ導通制
御される互いに同一導電型の第２および第３の
MOSFETとを具備したものである。
上記構成の半導体スイツチ回路にあつては、前
記カレントミラー回路の電流値に応じた電圧が電
圧発生手段で発生されるので、そのカレントミラ
ー回路の電流値を大きく設定することにより、前
記電圧発生手段の抵抗値を小さくしても前記第２
および第３のMOSFETを充分にオンさせること
ができる。
記カレントミラー回路の電流値に応じた電圧が電
圧発生手段で発生されるので、そのカレントミラ
ー回路の電流値を大きく設定することにより、前
記電圧発生手段の抵抗値を小さくしても前記第２
および第３のMOSFETを充分にオンさせること
ができる。
したがつて、前記第２および第３のMOSFET
の各ゲート容量にチヤージされた電荷は従来に比
し放電され易くなり、高速スイツチングが可能と
なる。
の各ゲート容量にチヤージされた電荷は従来に比
し放電され易くなり、高速スイツチングが可能と
なる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図にこの発明の一実施例に係わる半導体ス
イツチ回路を示す。このスイツチ回路は、第４図
の従来の回路で用いられていたホトカプラの代わ
りに、カレントミラー回路２０と、制御端子１
３，１４間に供給される制御電圧に基づいてこの
カレントミラー回路２０の通電を制御するＮ型
MOSFET２１とを設けたものである。
イツチ回路を示す。このスイツチ回路は、第４図
の従来の回路で用いられていたホトカプラの代わ
りに、カレントミラー回路２０と、制御端子１
３，１４間に供給される制御電圧に基づいてこの
カレントミラー回路２０の通電を制御するＮ型
MOSFET２１とを設けたものである。
カレントミラー回路２０はＰ型MOSFET２０
ａとＰ型MOSFET２０ｂとから構成されるもの
であり、これらのFET２０ａおよび２０ｂの各
ソースは正電源電圧Vcc端子に共通接続され、そ
れらの各ベースは相互接続されている。また、
FET２０ａのドレインとゲートは相互接続され
ており、その接続点にはＮ型MOSFET２１のド
レインが接続されている。
ａとＰ型MOSFET２０ｂとから構成されるもの
であり、これらのFET２０ａおよび２０ｂの各
ソースは正電源電圧Vcc端子に共通接続され、そ
れらの各ベースは相互接続されている。また、
FET２０ａのドレインとゲートは相互接続され
ており、その接続点にはＮ型MOSFET２１のド
レインが接続されている。
外部回路の通電状態を制御するためのスイツチ
端子１１と１２との間には、Ｎ型MOSFET２
２，２３の各電流通路が直列接続されている。こ
れらのFET２２および２３の各ゲートは、カレ
ントミラー回路２０の電流出力端となるFET２
０ｂのドレインに共通接続されており、またそれ
らの各ソース・ゲート間には電圧発生用の抵抗２
４が共通に接続されている。
端子１１と１２との間には、Ｎ型MOSFET２
２，２３の各電流通路が直列接続されている。こ
れらのFET２２および２３の各ゲートは、カレ
ントミラー回路２０の電流出力端となるFET２
０ｂのドレインに共通接続されており、またそれ
らの各ソース・ゲート間には電圧発生用の抵抗２
４が共通に接続されている。
このような構成の半導体スイツチ回路にあつて
は、制御端子１３，１４間にFET２１のしきい
値電圧以上の制御電圧が印加されるとFET２１
がオンとなり、カレントミラー回路２０が動作状
態となる。この結果、正電源電位Vcc端子から抵
抗２４に電流が流入されて、抵抗２４の両端間に
電圧が発生する。この抵抗２４の両端間に発生す
る電圧値が、Ｎ型MOSFET２２，２３のしきい
値電圧以上であれば、FET２２，２３が共にオ
ンとなり、スイツチ端子１１と１２間が導通され
てスイツチ回路がオン状態となる。
は、制御端子１３，１４間にFET２１のしきい
値電圧以上の制御電圧が印加されるとFET２１
がオンとなり、カレントミラー回路２０が動作状
態となる。この結果、正電源電位Vcc端子から抵
抗２４に電流が流入されて、抵抗２４の両端間に
電圧が発生する。この抵抗２４の両端間に発生す
る電圧値が、Ｎ型MOSFET２２，２３のしきい
値電圧以上であれば、FET２２，２３が共にオ
ンとなり、スイツチ端子１１と１２間が導通され
てスイツチ回路がオン状態となる。
この場合、抵抗２４に流入される電流はカレン
トミラー回路２０による定電流であり、その電流
値は任意に設定することができる。したがつて、
抵抗２４の抵抗値を小さく設定しても、FET２
２，２３を充分にオンさせることが可能となる。
トミラー回路２０による定電流であり、その電流
値は任意に設定することができる。したがつて、
抵抗２４の抵抗値を小さく設定しても、FET２
２，２３を充分にオンさせることが可能となる。
このように抵抗２４の抵抗値を小さく設定でき
ることによつて、FET２２，２３のゲート容量
にチヤージされた電荷を従来に比し速く放電させ
ることができ、スイツチ回路のオンからオフへの
切替え時間を短縮することができる。
ることによつて、FET２２，２３のゲート容量
にチヤージされた電荷を従来に比し速く放電させ
ることができ、スイツチ回路のオンからオフへの
切替え時間を短縮することができる。
また、このスイツチ回路にあつては、従来のよ
うにホトカプラを使用せずMOSFETだけでスイ
ツチ回路を構成しているため、このスイツチ回路
全体を１チツプ上に形成することができ、製造コ
ストの低減化が可能となる。
うにホトカプラを使用せずMOSFETだけでスイ
ツチ回路を構成しているため、このスイツチ回路
全体を１チツプ上に形成することができ、製造コ
ストの低減化が可能となる。
また、このようなスイツチ回路全体を１チツプ
で形成した場合にも、スイツチ端子１１，１２側
と、制御端子１３，１４側との絶縁は、カレント
ミラー回路によつて確保され、スイツチ端子１
１，１２の高圧が制御端子１３，１４に直接影響
することはない。
で形成した場合にも、スイツチ端子１１，１２側
と、制御端子１３，１４側との絶縁は、カレント
ミラー回路によつて確保され、スイツチ端子１
１，１２の高圧が制御端子１３，１４に直接影響
することはない。
第２図にこの発明の第２の実施例に係わる半導
体スイツチ回路を示す。このスイツチ回路は、第
１図の回路で用いた各MOSFETの導電型をそれ
ぞれ入替えて構成したものである。
体スイツチ回路を示す。このスイツチ回路は、第
１図の回路で用いた各MOSFETの導電型をそれ
ぞれ入替えて構成したものである。
すなわち、カレントミラー回路２０′は、それ
ぞれのソースに負電源電位（−Vcc）が供給され
るＮ型MOSFET２０a′と２０b′によつて構成さ
れ、このカレントミラー回路の通電制御はＰ型
MOSFET２１′により行われる。また、スイツ
チ端子１１と１２との間には、Ｐ型MOSFET２
２′および２３′の各電流通路が直列接続されてお
り、これらのFET２２′，２３′は、それぞれの
ソース・ゲート間に共通接続された抵抗２４の両
端間に発生する電圧によつて導通制御される。
ぞれのソースに負電源電位（−Vcc）が供給され
るＮ型MOSFET２０a′と２０b′によつて構成さ
れ、このカレントミラー回路の通電制御はＰ型
MOSFET２１′により行われる。また、スイツ
チ端子１１と１２との間には、Ｐ型MOSFET２
２′および２３′の各電流通路が直列接続されてお
り、これらのFET２２′，２３′は、それぞれの
ソース・ゲート間に共通接続された抵抗２４の両
端間に発生する電圧によつて導通制御される。
このような構成の半導体スイツチ回路において
も、抵抗２４の抵抗値を小さく設定できるので、
第１図の回路と同様の効果を得ることができる。
も、抵抗２４の抵抗値を小さく設定できるので、
第１図の回路と同様の効果を得ることができる。
第３図にこの発明の第３の実施例に係わる半導
体スイツチ回路を示す。このスイツチ回路は、第
１図の回路においてＰ型MOSFET２０ａ，２０
ｂにより構成されていたカレントミラー回路２０
の代わりに、PNPバイポーラトランジスタ２５
ａ，２５ｂにより構成されるカレントミラー回路
２５を備えたものである。このような構成にして
も、抵抗２４に流入する電流値を増加することが
でき、第１図の回路と同様の効果を得ることがで
きる。
体スイツチ回路を示す。このスイツチ回路は、第
１図の回路においてＰ型MOSFET２０ａ，２０
ｂにより構成されていたカレントミラー回路２０
の代わりに、PNPバイポーラトランジスタ２５
ａ，２５ｂにより構成されるカレントミラー回路
２５を備えたものである。このような構成にして
も、抵抗２４に流入する電流値を増加することが
でき、第１図の回路と同様の効果を得ることがで
きる。
［発明の効果］
以上のようにこの発明によれば、スイツチ回路
のオンからオフへの切替え時間を従来よりも短く
できるため、高速スイツチングが可能になると共
に、スイツチ回路全体を１チツプ上に形成できる
ようになり、その製造コストの低減が可能とな
る。
のオンからオフへの切替え時間を従来よりも短く
できるため、高速スイツチングが可能になると共
に、スイツチ回路全体を１チツプ上に形成できる
ようになり、その製造コストの低減が可能とな
る。
第１図はこの発明の一実施例に係わる半導体ス
イツチ回路を説明する回路図、第２図および第３
図はそれぞれこの発明の他の実施例に係わる半導
体スイツチ回路を説明する回路図、第４図は従来
の半導体スイツチ回路を説明する回路図である。 １１，１２……スイツチ端子、１３，１４……
制御端子、２０……カレントミラー回路、２０
ａ，２０ｂ……Ｐ型MOSFET、２１，２２，２
３……Ｎ型MOSFET、２４……抵抗。
イツチ回路を説明する回路図、第２図および第３
図はそれぞれこの発明の他の実施例に係わる半導
体スイツチ回路を説明する回路図、第４図は従来
の半導体スイツチ回路を説明する回路図である。 １１，１２……スイツチ端子、１３，１４……
制御端子、２０……カレントミラー回路、２０
ａ，２０ｂ……Ｐ型MOSFET、２１，２２，２
３……Ｎ型MOSFET、２４……抵抗。
Claims (1)
- 【特許請求の範囲】 １ スイツチ制御対象の外部回路が接続される第
１および第２のスイツチ端子と、これらスイツチ
端子間を導通または非導通状態に設定するための
制御信号を発生するスイツチ制御回路が接続され
る第１および第２のスイツチ制御端子とを有する
半導体スイツチ回路において、 前記第１のスイツチ制御端子に一端が結合され
ゲートが第２のスイツチ制御端子に結合され、前
記第１および第２のスイツチ制御端子間に供給さ
れる前記制御信号に応じて導通制御される第１の
MOSFETと、 電源端子に接続され、前記第１のMOSFETの
導通状態に応じて出力電流量が制御されるカレン
トミラー回路と、 このカレントミラー回路の出力に接続されその
出力電流に応じた電圧を発生する電圧発生手段
と、 前記第１および第２のスイツチ端子間に各ドレ
イン・ソース間の電流通路が直列接続され、前記
電圧発生手段によつて発生された電圧によつてそ
れぞれ導通制御されるように前記電圧発生手段の
電圧が各ソース・ゲート間に共通に供給される同
一導電型の第２および第３のMOSFETとを１チ
ツプ上に具備し、 前記第１および第２のスイツチ制御端子の電位
が、前記第１および第２のスイツチ端子、および
前記電源端子の電位から電気的に分離されるよう
に構成されていることを特徴とする１チツプ型の
半導体スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061964A JPS63227215A (ja) | 1987-03-17 | 1987-03-17 | 半導体スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061964A JPS63227215A (ja) | 1987-03-17 | 1987-03-17 | 半導体スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227215A JPS63227215A (ja) | 1988-09-21 |
| JPH0563051B2 true JPH0563051B2 (ja) | 1993-09-09 |
Family
ID=13186372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061964A Granted JPS63227215A (ja) | 1987-03-17 | 1987-03-17 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227215A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10129353C1 (de) * | 2001-06-19 | 2002-10-10 | Siemens Ag | Schaltungstopologie für einen bidirektionalen Energietransfer |
| US6836159B2 (en) * | 2003-03-06 | 2004-12-28 | General Electric Company | Integrated high-voltage switching circuit for ultrasound transducer array |
| JP4902323B2 (ja) | 2006-11-20 | 2012-03-21 | パナソニック株式会社 | 半導体スイッチ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211480U (ja) * | 1975-07-10 | 1977-01-26 | ||
| JPS6014536B2 (ja) * | 1978-11-30 | 1985-04-13 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ｂビツト補助Ａ／Ｄ変換器付き（ｂ＋ａ）ビツトＡ／Ｄ変換器 |
| JPS61212916A (ja) * | 1985-03-18 | 1986-09-20 | Nec Corp | Ｍｏｓトランジスタの制御電圧発生回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010146U (ja) * | 1973-05-23 | 1975-02-01 | ||
| JPS6014536U (ja) * | 1983-07-08 | 1985-01-31 | 横河電機株式会社 | スイツチ回路 |
| JPS61149429U (ja) * | 1985-03-06 | 1986-09-16 |
-
1987
- 1987-03-17 JP JP62061964A patent/JPS63227215A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211480U (ja) * | 1975-07-10 | 1977-01-26 | ||
| JPS6014536B2 (ja) * | 1978-11-30 | 1985-04-13 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ｂビツト補助Ａ／Ｄ変換器付き（ｂ＋ａ）ビツトＡ／Ｄ変換器 |
| JPS61212916A (ja) * | 1985-03-18 | 1986-09-20 | Nec Corp | Ｍｏｓトランジスタの制御電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63227215A (ja) | 1988-09-21 |
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