JPS61212916A - Ｍｏｓトランジスタの制御電圧発生回路 - Google Patents
Ｍｏｓトランジスタの制御電圧発生回路Info
- Publication number
- JPS61212916A JPS61212916A JP5365785A JP5365785A JPS61212916A JP S61212916 A JPS61212916 A JP S61212916A JP 5365785 A JP5365785 A JP 5365785A JP 5365785 A JP5365785 A JP 5365785A JP S61212916 A JPS61212916 A JP S61212916A
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- JP
- Japan
- Prior art keywords
- transistor
- connection point
- current control
- current
- control circuit
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明はトランジスタもしくは信号線に流れる電流に
対する電流制御手段をＭＯ８半導体回路で構成した電流
制御回路に関する。
対する電流制御手段をＭＯ８半導体回路で構成した電流
制御回路に関する。
（従来技術）
従来、ＭＯ８トランジスタに流れる電流の制御はそのト
ランジスタにソースとゲートを接続したディプレッジ璽
ン型トランジスタを負荷として用いることで行なってい
た。
ランジスタにソースとゲートを接続したディプレッジ璽
ン型トランジスタを負荷として用いることで行なってい
た。
（解決すべき問題点）
しかしながら、ディプレッジリン負荷の場合、流すべき
電流の値が小さくなるに従い、ディプレッジｌン型負荷
トランジスタの抵抗を大きくしなければならず、結果と
して非常に大きな面積が必要であるという欠点がある。
電流の値が小さくなるに従い、ディプレッジｌン型負荷
トランジスタの抵抗を大きくしなければならず、結果と
して非常に大きな面積が必要であるという欠点がある。
また製造上のバラツキによって、負荷トランジスタの抵
抗が変化するため、流すべ＠電流もその影響を受けて変
動する。
抗が変化するため、流すべ＠電流もその影響を受けて変
動する。
このため、正確な電流制御はできなかった。
（発明の目的）
この発明は電流制御用トランジスタのゲート入力信号を
正確に制御することによって、製造上のバラつきによる
影響を受けずに正確な電流制御か可能で、かつ占有面積
の少ない゛電流制御回路を提供するものである。
正確に制御することによって、製造上のバラつきによる
影響を受けずに正確な電流制御か可能で、かつ占有面積
の少ない゛電流制御回路を提供するものである。
（問題点を解決するための手段）
本発明の電流制御回路は電位供給源と第１の接続点との
間に並列接続され、かつそのゲートが全て第１の接続点
に接続される複数個の一４′に型ＭＯ８１−ランジスタ
と、上記第ｌの接続点にゲートが接続され、上記ＭＯＳ
トランジスタと同型の電流制御用−導′１１１型ＭＯＳ
トランジスタと、上記第１の接続点と第２の接続点との
間に接続さイ′シる負荷トランジスタと、上記第２の接
続点と接地電位との間に接続されるカットオフ用他導電
型ＭＯＳトランジスタと、上記電位供給源と上記第１の
接続点との間に接続されるカットオフ用−導電屋ＭＯＳ
トランジスタとを備えて構成される。
間に並列接続され、かつそのゲートが全て第１の接続点
に接続される複数個の一４′に型ＭＯ８１−ランジスタ
と、上記第ｌの接続点にゲートが接続され、上記ＭＯＳ
トランジスタと同型の電流制御用−導′１１１型ＭＯＳ
トランジスタと、上記第１の接続点と第２の接続点との
間に接続さイ′シる負荷トランジスタと、上記第２の接
続点と接地電位との間に接続されるカットオフ用他導電
型ＭＯＳトランジスタと、上記電位供給源と上記第１の
接続点との間に接続されるカットオフ用−導電屋ＭＯＳ
トランジスタとを備えて構成される。
（本発明の実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図はその構成を示すもので、電位供給源ＶＤＤと接
続点Ｂとの間に並列接続され、かつそれぞれのゲートか
全て接続点Ｂに接続されたｎ個のＰチャンネルトランジ
スタＱｌ、Ｑｚ・・・９口と、接続点Ｂと接続点Ｃとの
間に接続され、かつそのゲートが接続Ｃに接続されたｎ
チャンネルディプレッション型トランジスタＱＬと、接
続点Ｃと接地電位Ｖ８ｇとの間に接続され、カットオフ
信号Ａでゲート制御されるｎチャンネルトランジスタＱ
ＣＩと、電位供給源ＶＤＤと接続点Ｂとの間に接続され
、カットオフ信号Ａでゲート制御されるＰチャンネルト
ランジスタＱＣ２と、電位供給源ＶＤＤと信号との間に
接続され、Ｂの電位でゲート制御される電流制御用Ｐチ
ャンネルトランジスタＱＩを含む。
続点Ｂとの間に並列接続され、かつそれぞれのゲートか
全て接続点Ｂに接続されたｎ個のＰチャンネルトランジ
スタＱｌ、Ｑｚ・・・９口と、接続点Ｂと接続点Ｃとの
間に接続され、かつそのゲートが接続Ｃに接続されたｎ
チャンネルディプレッション型トランジスタＱＬと、接
続点Ｃと接地電位Ｖ８ｇとの間に接続され、カットオフ
信号Ａでゲート制御されるｎチャンネルトランジスタＱ
ＣＩと、電位供給源ＶＤＤと接続点Ｂとの間に接続され
、カットオフ信号Ａでゲート制御されるＰチャンネルト
ランジスタＱＣ２と、電位供給源ＶＤＤと信号との間に
接続され、Ｂの電位でゲート制御される電流制御用Ｐチ
ャンネルトランジスタＱＩを含む。
ここでＱ、、Ｑ２・・・ＱｎとＱｌは同型（ディメンジ
ョンおよび特性が同じ）のＰチャンネルトランジスタで
ある。
ョンおよび特性が同じ）のＰチャンネルトランジスタで
ある。
上記のような構成において、カットオフ信号に′Ｈ”レ
ベルを与えた場合、カットオフ用トランジスタＱＣＩ
はオン、ＱＣ２はオ・フして、回路電流が流れる。こ
の電流は負荷トランジスタＱＬによって制御が可能であ
り、回路の構成上、トラクタｘ タＱ ｔ ｔ Ｑ ２
・・・Ｑｎのそれぞれには、ＱＬに流れる電流の０分の
１が流れることになる。さらに。
ベルを与えた場合、カットオフ用トランジスタＱＣＩ
はオン、ＱＣ２はオ・フして、回路電流が流れる。こ
の電流は負荷トランジスタＱＬによって制御が可能であ
り、回路の構成上、トラクタｘ タＱ ｔ ｔ Ｑ ２
・・・Ｑｎのそれぞれには、ＱＬに流れる電流の０分の
１が流れることになる。さらに。
Ｑｌ、Ｑ２・・・ＱｎとＱｌは同型であり、ゲート入力
が両方ともＢであるために全く同じ電流が流れるはずで
ある。カットオフ信号として６Ｌ”レベルを与えた場合
、カットオフ用トランジスタＱＣＩ はオフ、ＱＣ２
はオンしてＢの電位をＶＤＤにする。
が両方ともＢであるために全く同じ電流が流れるはずで
ある。カットオフ信号として６Ｌ”レベルを与えた場合
、カットオフ用トランジスタＱＣＩ はオフ、ＱＣ２
はオンしてＢの電位をＶＤＤにする。
このときＱｒがオフして、電流はどの経路にも流れなく
なる。
なる。
一般にＭＯＳトランジスタはディメンジョンＷ／Ｌ（チ
ャンネル幅／チャンネル長）中１のとき占有面積は最も
小さくなる。Ｗ／ＬＪ＝１の場合、第１図のＱＩや第２
図のＱＬのようなディプ１／ツシヨン型トランジスタに
流れる′電流は数１００μＡのオーダーである。従って
、記号線Ｓにそれよりもずっと小さい電流を流したい場
合、従来は負荷トランジスタＱｒのチャンネル長りを非
常に太きくしなけ社ばならなかった。これは、この部分
の占有面積を増大させることを意味する。これに対して
、本発明の場合、ｎの値を選ぶことができるためにＱｔ
、のディメンジョンをＷ／Ｌ中１としても負荷トランジ
スタＱｒに小さな電流を流すことが可能である。これら
よシ、本発明の回路ではこの部分の占める面積を減少せ
しめることができる。
ャンネル幅／チャンネル長）中１のとき占有面積は最も
小さくなる。Ｗ／ＬＪ＝１の場合、第１図のＱＩや第２
図のＱＬのようなディプ１／ツシヨン型トランジスタに
流れる′電流は数１００μＡのオーダーである。従って
、記号線Ｓにそれよりもずっと小さい電流を流したい場
合、従来は負荷トランジスタＱｒのチャンネル長りを非
常に太きくしなけ社ばならなかった。これは、この部分
の占有面積を増大させることを意味する。これに対して
、本発明の場合、ｎの値を選ぶことができるためにＱｔ
、のディメンジョンをＷ／Ｌ中１としても負荷トランジ
スタＱｒに小さな電流を流すことが可能である。これら
よシ、本発明の回路ではこの部分の占める面積を減少せ
しめることができる。
さらに電流制御すべき信号線Ｓが多数本存在する場合、
本発明ではＢの電位をつくる部分（Ｑｌ以外のトランジ
スタ全部）は１組でよく、Ｑｌだけが複数個になるため
、その効果は顕著に現れる。
本発明ではＢの電位をつくる部分（Ｑｌ以外のトランジ
スタ全部）は１組でよく、Ｑｌだけが複数個になるため
、その効果は顕著に現れる。
また、回路の構造上、製造上のバラつきに対しても、は
とんど影響を受けず、よって正確な電流制御が可能であ
る。
とんど影響を受けず、よって正確な電流制御が可能であ
る。
（発明の効果）
以上説明したように、本発明によれば、正確かつ製造上
のバラつきにも影響されない電流制御手段を与え、かつ
占有面積の少ない半導体回路が得られる。
のバラつきにも影響されない電流制御手段を与え、かつ
占有面積の少ない半導体回路が得られる。
第１図は本発明の一実施例における′＃、流飼御回路の
回路図である０ ＶＤＤ・・・・・・電位供給源、ＶＢ２・・・・・・接
地電位、Ｑｌ・・・・・・電流制御用トランジスタ、Ｑ
ｌ、Ｑ２・・・Ｑｎ・・・・・・ＰチャンネルＭＯＳト
ランジスタ、ＱＬ・・・・・・ｎチャンネルディプレッ
ション型負荷トランジスタ、Ｑｃ ｌ＋ ＱＣ２・・・
・・・カットオフ用トランジスタ、Ａ・・・・・・カッ
トオフ信号、Ｂ、Ｃ・・・・・・接続点、Ｓ・・・・・
・信号線。 寮 Ｉ 凋
回路図である０ ＶＤＤ・・・・・・電位供給源、ＶＢ２・・・・・・接
地電位、Ｑｌ・・・・・・電流制御用トランジスタ、Ｑ
ｌ、Ｑ２・・・Ｑｎ・・・・・・ＰチャンネルＭＯＳト
ランジスタ、ＱＬ・・・・・・ｎチャンネルディプレッ
ション型負荷トランジスタ、Ｑｃ ｌ＋ ＱＣ２・・・
・・・カットオフ用トランジスタ、Ａ・・・・・・カッ
トオフ信号、Ｂ、Ｃ・・・・・・接続点、Ｓ・・・・・
・信号線。 寮 Ｉ 凋
Claims (2)
- （１）電位供給源と第１の接続点との間に並列接続され
、かつそのゲートが全て第１の接続点に接続される複数
個の一導電型ＭＯＳトランジスタと、上記第１の接続点
にゲートが接続された上記ＭＯＳトランジスタと同型の
電流制御用一導電型ＭＯＳトランジスタと、上記第１の
接続点と第２の接続点との間に接続される負荷トランジ
スタと、上記第２の接続点と接地電位との間に接続され
るカットオフ用他導電型ＭＯＳトランジスタと、上記電
位供給源と上記第１の接続点との間に接続されるカット
オフ用一導電型ＭＯＳトランジスタとを備えることを特
徴とする電流制御回路。 - （２）前記負荷トランジスタは、そのゲートが前記第２
の接続点に接続されるディプレッション型他導電型ＭＯ
Ｓトランジスタから成ることを特徴とする特許請求の範
囲第１項記載の電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5365785A JPS61212916A (ja) | 1985-03-18 | 1985-03-18 | Ｍｏｓトランジスタの制御電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5365785A JPS61212916A (ja) | 1985-03-18 | 1985-03-18 | Ｍｏｓトランジスタの制御電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212916A true JPS61212916A (ja) | 1986-09-20 |
| JPH0479485B2 JPH0479485B2 (ja) | 1992-12-16 |
Family
ID=12948928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5365785A Granted JPS61212916A (ja) | 1985-03-18 | 1985-03-18 | Ｍｏｓトランジスタの制御電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227215A (ja) * | 1987-03-17 | 1988-09-21 | Toshiba Corp | 半導体スイツチ回路 |
-
1985
- 1985-03-18 JP JP5365785A patent/JPS61212916A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227215A (ja) * | 1987-03-17 | 1988-09-21 | Toshiba Corp | 半導体スイツチ回路 |
| JPH0563051B2 (ja) * | 1987-03-17 | 1993-09-09 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479485B2 (ja) | 1992-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |