JP2638904B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2638904B2 JP2638904B2 JP63068584A JP6858488A JP2638904B2 JP 2638904 B2 JP2638904 B2 JP 2638904B2 JP 63068584 A JP63068584 A JP 63068584A JP 6858488 A JP6858488 A JP 6858488A JP 2638904 B2 JP2638904 B2 JP 2638904B2
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- Japan
- Prior art keywords
- output
- buffer circuit
- output buffer
- transistor
- terminal
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えば集積回路内に集積化されて動作の安
定化を計ることができる大電流容量の出力バッファ回路
に関する。
定化を計ることができる大電流容量の出力バッファ回路
に関する。
従来の技術 電流容量の大きな出力バッファ回路を、例えば、相補
型MOS構造で構成した場合、第４図に示すように、電源
端子１および２の間にＰチャネル型MOSトランジスタ３
およびＮチャネル型トランジスタ４を直列に接続し、さ
らに両トランジスタのゲートを入力端子５に接続し、ド
レインを出力端子６に接続したインバータ構成をとり、
さらに両トランジスタのチャネル長とチャネル幅の比を
大きくとっている。この出力バッファ回路は、入力端子
３に印加される入力信号により、一時に出力端子４のオ
ン，オフ状態が反転する。
型MOS構造で構成した場合、第４図に示すように、電源
端子１および２の間にＰチャネル型MOSトランジスタ３
およびＮチャネル型トランジスタ４を直列に接続し、さ
らに両トランジスタのゲートを入力端子５に接続し、ド
レインを出力端子６に接続したインバータ構成をとり、
さらに両トランジスタのチャネル長とチャネル幅の比を
大きくとっている。この出力バッファ回路は、入力端子
３に印加される入力信号により、一時に出力端子４のオ
ン，オフ状態が反転する。
発明が解決しようとする課題 このように動作する出力バッファ回路では、動作状態
の変化が一時に生じるため、単位時間当りの出力電流変
化量が大きく、電源等にノイズがのりやすく、出力バッ
ファ回路を含む全回路に悪影響を及ぼす。また第１の電
源１および第２の電源２の間に流れる貫通電流が大きく
なる。
の変化が一時に生じるため、単位時間当りの出力電流変
化量が大きく、電源等にノイズがのりやすく、出力バッ
ファ回路を含む全回路に悪影響を及ぼす。また第１の電
源１および第２の電源２の間に流れる貫通電流が大きく
なる。
本発明は、出力バッファ回路の出力電流を段階的に時
間推移させ、単位時間当たりに流れる出力電流量の大き
さを減少させ、かつ貫通電流を小さくすることを目的と
するものである。
間推移させ、単位時間当たりに流れる出力電流量の大き
さを減少させ、かつ貫通電流を小さくすることを目的と
するものである。
課題を解決するための手段 この目的を達成するために本発明は、第１の出力バッ
ファ回路の入力端子と出力端子との間に一つ以上の第２
の出力バッファ回路が並列接続され、前記第２の出力バ
ッファ回路の少なくとも１つが、前記入力端子に印加さ
れる第１の信号で動作が制御される第１のトランジスタ
と、前記第１の出力バッファ回路の前記出力端子の信号
を入力としたインバータ手段の出力である第２の信号で
動作が制御される第２のトランジスタとが電源端子と前
記出力端子との間に直列接続され、前記第１の出力バッ
ファ回路による出力電流と前記第２の出力バッファ回路
による出力電流の和が所望の出力電流となるトランジス
タで前記第１の出力バッファ回路と前記第２の出力バッ
ファ回路を構成したことを特徴とする出力バッファ回路
を提供するものである。
ファ回路の入力端子と出力端子との間に一つ以上の第２
の出力バッファ回路が並列接続され、前記第２の出力バ
ッファ回路の少なくとも１つが、前記入力端子に印加さ
れる第１の信号で動作が制御される第１のトランジスタ
と、前記第１の出力バッファ回路の前記出力端子の信号
を入力としたインバータ手段の出力である第２の信号で
動作が制御される第２のトランジスタとが電源端子と前
記出力端子との間に直列接続され、前記第１の出力バッ
ファ回路による出力電流と前記第２の出力バッファ回路
による出力電流の和が所望の出力電流となるトランジス
タで前記第１の出力バッファ回路と前記第２の出力バッ
ファ回路を構成したことを特徴とする出力バッファ回路
を提供するものである。
作用 この構成によれば、出力バッファ回路の出力電流が段
階的に時間推移する。
階的に時間推移する。
実施例 以下、本発明の実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例で、相補型MOS構
造の出力バッファ回路を示す図であり、電源端子１およ
び２の間に、MOSトランジスタ７および８で構成された
インバータ構造の出力バッファ回路および他の出力バッ
ファ回路９が並列に接続されている。前記出力バッファ
回路９は、Ｐチャネル型MOSトランジスタ10と11が、電
源端子１と出力端子６との間に直列接続され、また、Ｎ
チャネル型MOSトランジスタ12と13が、電源端子２と出
力端子６との間に直列接続されたクロック制御インバー
タ構成をとり、MOSトランジスタ11および12のゲート
が、入力端子５に接続され、さらにMOSトランジスタ10
および13のゲートが、入力端子５に印加される信号を遅
延させるための遅延素子14から成る遅延回路15の出力端
子16に接続された構成をとっている。ここで、遅延回路
15の入力端子17は、入力端子５に接続されている。な
お、Ｐチャネル型MOSトランジスタ7,10および11は導通
状態時に出力端子６で得られる出力電流容量が、第４図
で示した従来例のＰチャネル型MOSトランジスタ３が導
通状態の時の出力電流容量値と等しくなるように設定さ
れている。Ｎチャネル型MOSトランジスタ構成もＰチャ
ネル型MOSトランジスタ構成と同様である。以下、本発
明の出力バッファ回路の動作について説明する。
説明する。第１図は本発明の一実施例で、相補型MOS構
造の出力バッファ回路を示す図であり、電源端子１およ
び２の間に、MOSトランジスタ７および８で構成された
インバータ構造の出力バッファ回路および他の出力バッ
ファ回路９が並列に接続されている。前記出力バッファ
回路９は、Ｐチャネル型MOSトランジスタ10と11が、電
源端子１と出力端子６との間に直列接続され、また、Ｎ
チャネル型MOSトランジスタ12と13が、電源端子２と出
力端子６との間に直列接続されたクロック制御インバー
タ構成をとり、MOSトランジスタ11および12のゲート
が、入力端子５に接続され、さらにMOSトランジスタ10
および13のゲートが、入力端子５に印加される信号を遅
延させるための遅延素子14から成る遅延回路15の出力端
子16に接続された構成をとっている。ここで、遅延回路
15の入力端子17は、入力端子５に接続されている。な
お、Ｐチャネル型MOSトランジスタ7,10および11は導通
状態時に出力端子６で得られる出力電流容量が、第４図
で示した従来例のＰチャネル型MOSトランジスタ３が導
通状態の時の出力電流容量値と等しくなるように設定さ
れている。Ｎチャネル型MOSトランジスタ構成もＰチャ
ネル型MOSトランジスタ構成と同様である。以下、本発
明の出力バッファ回路の動作について説明する。
第１図の回路においてＮチャネル型MOSトランジスタ
8,12および13がオン状態で、Ｐチャネル型MOSトランジ
スタ7,10および11がオフ状態の場合を初期状態とする。
ここで、入力端子５から印加される信号が、状態“1"か
ら“0"に変化した場合、MOSトランジスタ８および12が
オフし、MOSトランジスタ７および11がオンする。MOSト
ランジスタ10および13は、前記信号が遅延回路15で遅れ
る間は、前の状態に保持されているために出力バッファ
回路９はオープン状態となる。従って、出力端子６には
MOSトランジスタ７の能力に合った出力電流が現われ
る。また貫通電流はMOSトランジスタ７および８につい
てのみ発生する。MOSトランジスタ10および13はゲート
への入力信号が遅延回路15を通して入力されるため、MO
Sトランジスタ7,8,11および12の導通時点よりも遅延回
路15での遅延時間だけ遅れて、導通状態へと反転する。
この時点に得られる出力端子６の出力電流容量は、MOS
トランジスタ7,10および11がすべてオン状態である時の
合計出力電流となる。この時点で、貫通電流は流れな
い。この回路動作により、出力端子６からの出力電流
は、段階的に時間推移し、一時に流れる出力電流および
貫通電流は減少する。
8,12および13がオン状態で、Ｐチャネル型MOSトランジ
スタ7,10および11がオフ状態の場合を初期状態とする。
ここで、入力端子５から印加される信号が、状態“1"か
ら“0"に変化した場合、MOSトランジスタ８および12が
オフし、MOSトランジスタ７および11がオンする。MOSト
ランジスタ10および13は、前記信号が遅延回路15で遅れ
る間は、前の状態に保持されているために出力バッファ
回路９はオープン状態となる。従って、出力端子６には
MOSトランジスタ７の能力に合った出力電流が現われ
る。また貫通電流はMOSトランジスタ７および８につい
てのみ発生する。MOSトランジスタ10および13はゲート
への入力信号が遅延回路15を通して入力されるため、MO
Sトランジスタ7,8,11および12の導通時点よりも遅延回
路15での遅延時間だけ遅れて、導通状態へと反転する。
この時点に得られる出力端子６の出力電流容量は、MOS
トランジスタ7,10および11がすべてオン状態である時の
合計出力電流となる。この時点で、貫通電流は流れな
い。この回路動作により、出力端子６からの出力電流
は、段階的に時間推移し、一時に流れる出力電流および
貫通電流は減少する。
遅延回路15としては、ゲート遅延素子14のバッファ回
路を示したが、これ以外の遅延素子でもよい。
路を示したが、これ以外の遅延素子でもよい。
第２図は、第１図の実施例における出力バッファ回路
の時間に対する出力電流特性を示す図であり、第２図ａ
は、MOSトランジスタ７および８で構成される出力バッ
ファ回路単体での出力電流特性図、第２図ｂは、出力バ
ッファ回路９単体での出力電流特性図をそれぞれ示し、
また、第２図ｃは、出力端子６の出力電流特性図を示
す。第２図ｂに示す出力電流特性は、第２図ａに示す出
力電流特性に対して、遅延回路15の遅延時間だけ遅れた
ものとなる。第２図ｃで、Ａの領域がMOSトランジスタ
７だけがオンした場合の出力電流特性図を示し、Ｂの領
域は遅延回路15による遅延時間の後、MOSトランジスタ1
0がオンし、MOSトランジスタ7,10および11の出力電流が
加算された出力電流特性を示す。従来はＢ領域の最大出
力電流が一時に流れ、単位時間当たりの出力電流変化量
が大きかったために、大きなノイズが電源等にのり、他
の回路系の動作に悪影響を及ぼしていたが、本発明にお
いては、単位時間当たりの出力電流変化量が小さく、電
源等にのるノイズが小さく分割されるために、この影響
を低減できる。
の時間に対する出力電流特性を示す図であり、第２図ａ
は、MOSトランジスタ７および８で構成される出力バッ
ファ回路単体での出力電流特性図、第２図ｂは、出力バ
ッファ回路９単体での出力電流特性図をそれぞれ示し、
また、第２図ｃは、出力端子６の出力電流特性図を示
す。第２図ｂに示す出力電流特性は、第２図ａに示す出
力電流特性に対して、遅延回路15の遅延時間だけ遅れた
ものとなる。第２図ｃで、Ａの領域がMOSトランジスタ
７だけがオンした場合の出力電流特性図を示し、Ｂの領
域は遅延回路15による遅延時間の後、MOSトランジスタ1
0がオンし、MOSトランジスタ7,10および11の出力電流が
加算された出力電流特性を示す。従来はＢ領域の最大出
力電流が一時に流れ、単位時間当たりの出力電流変化量
が大きかったために、大きなノイズが電源等にのり、他
の回路系の動作に悪影響を及ぼしていたが、本発明にお
いては、単位時間当たりの出力電流変化量が小さく、電
源等にのるノイズが小さく分割されるために、この影響
を低減できる。
第３図は本発明の他の実施例で、遅延回路15の入力端
子17を出力端子６に接続し、遅延素子18をインバータと
する点を除けば、第１図と同じである。第３図の出力バ
ッファ回路の動作については、第１図の出力バッファ回
路の説明において、トランジスタ10および13のゲートへ
の入力信号が、入力端子５に印加される信号に対して、
遅延回路15の遅延時間に加えて、トランジスタ７および
８で構成される出力バッファ回路での遅延時間だけさら
に遅れることを除けば同じである。また出力電流特性図
についても遅延時間が異なる点を除けば、第２図の出力
電流特性図と同じである。
子17を出力端子６に接続し、遅延素子18をインバータと
する点を除けば、第１図と同じである。第３図の出力バ
ッファ回路の動作については、第１図の出力バッファ回
路の説明において、トランジスタ10および13のゲートへ
の入力信号が、入力端子５に印加される信号に対して、
遅延回路15の遅延時間に加えて、トランジスタ７および
８で構成される出力バッファ回路での遅延時間だけさら
に遅れることを除けば同じである。また出力電流特性図
についても遅延時間が異なる点を除けば、第２図の出力
電流特性図と同じである。
なお、本発明の実施例では、出力バッファ回路９のみ
を、並列接続構成にしたが、複数の出力バッファ回路を
並列接続し、遅延時間の異なる遅延回路系をそれぞれに
接続すれば、出力電流の段階的分割をさらに細かくでき
る。また、本発明の実施例では、相補型MOSトランジス
タ系について説明したが、片チャネル型MOSトランジス
タ系であっても、バイポーラトランジスタ系であって
も、同様の動作が得られる。
を、並列接続構成にしたが、複数の出力バッファ回路を
並列接続し、遅延時間の異なる遅延回路系をそれぞれに
接続すれば、出力電流の段階的分割をさらに細かくでき
る。また、本発明の実施例では、相補型MOSトランジス
タ系について説明したが、片チャネル型MOSトランジス
タ系であっても、バイポーラトランジスタ系であって
も、同様の動作が得られる。
発明の効果 本発明の出力バッファ回路によれば、単位時間当たり
の出力電流変化量を減少させ、出力バッファ回路を含む
回路系全体の動作を安定化を計れるとともに、貫通電流
を小さくできるという効果がある。
の出力電流変化量を減少させ、出力バッファ回路を含む
回路系全体の動作を安定化を計れるとともに、貫通電流
を小さくできるという効果がある。
第１図は本発明の一実施例にかかる相補型MOSトランジ
スタ系の出力バッファ回路を示す図、第２図は本発明の
出力電流特性図、第３図は本発明の他の実施例にかかる
相補型MOSトランジスタ系の出力バッファ回路を示す
図、第４図は従来の相補型MOSトランジスタ系の出力バ
ッファ回路を示す図である。 １……第１の電源、２……第２の電源、3,7,10,11……
Ｐチャネル型MOSトランジスタ、4,8,12,13……Ｎチャネ
ル型MOSトランジスタ、５……入力端子、６……出力端
子、９……出力バッファ回路、14,18……遅延素子、15
……遅延回路、16……遅延回路15の出力端子、17……遅
延回路15の入力端子。
スタ系の出力バッファ回路を示す図、第２図は本発明の
出力電流特性図、第３図は本発明の他の実施例にかかる
相補型MOSトランジスタ系の出力バッファ回路を示す
図、第４図は従来の相補型MOSトランジスタ系の出力バ
ッファ回路を示す図である。 １……第１の電源、２……第２の電源、3,7,10,11……
Ｐチャネル型MOSトランジスタ、4,8,12,13……Ｎチャネ
ル型MOSトランジスタ、５……入力端子、６……出力端
子、９……出力バッファ回路、14,18……遅延素子、15
……遅延回路、16……遅延回路15の出力端子、17……遅
延回路15の入力端子。
Claims (1)
- 【請求項１】第１の出力バッファ回路の入力端子と出力
端子との間に、第１の電源端子と前記出力端子間に一チ
ャネル型の第１のトランジスタおよび第２のトランジス
タが直列接続され、第２の電源端子と前記出力端子間に
他チャネル型の第３のトランジスタおよび第４のトラン
ジスタが直列接続され、前記第１のトランジスタおよび
前記第３のトランジスタが前記入力端子に印加される第
１の信号で動作が制御され、前記第２のトランジスタお
よび前記第４のトランジスタが前記出力端子の信号と逆
相の第２の信号で動作が制御される第２の出力バッファ
回路が接続されたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068584A JP2638904B2 (ja) | 1988-03-23 | 1988-03-23 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068584A JP2638904B2 (ja) | 1988-03-23 | 1988-03-23 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241215A JPH01241215A (ja) | 1989-09-26 |
| JP2638904B2 true JP2638904B2 (ja) | 1997-08-06 |
Family
ID=13377987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068584A Expired - Lifetime JP2638904B2 (ja) | 1988-03-23 | 1988-03-23 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638904B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4804926B2 (ja) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125222A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 出力バツフア |
| JPH01192220A (ja) * | 1988-01-28 | 1989-08-02 | Mitsubishi Electric Corp | ドライバ回路 |
-
1988
- 1988-03-23 JP JP63068584A patent/JP2638904B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241215A (ja) | 1989-09-26 |
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