JPH02214142A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02214142A JPH02214142A JP3437089A JP3437089A JPH02214142A JP H02214142 A JPH02214142 A JP H02214142A JP 3437089 A JP3437089 A JP 3437089A JP 3437089 A JP3437089 A JP 3437089A JP H02214142 A JPH02214142 A JP H02214142A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- nmosfet
- potential
- integrated circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 5
- 230000006641 stabilisation Effects 0.000 abstract description 4
- 238000011105 stabilization Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000087 stabilizing effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100296015 Mus musculus Ovos gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路特にｏｖｏｓゲートアレイの
入力信号変換回路に関するものである。
入力信号変換回路に関するものである。
第５図は従来の入力信号変換回路を示す回路図で、図に
お−で、（１）は集積回路上の入力端子、（２）は入力
信号変換素子（以下、入力バツ７アと称する）、（３）
、 （４） ＃ （５）は入力バッファのゲート電位
を安定するための夏型ＭＯＳ電界効果トランジスタ（以
下ＭＭＯＳ１ＦＩｆＴ と称する）である。
お−で、（１）は集積回路上の入力端子、（２）は入力
信号変換素子（以下、入力バツ７アと称する）、（３）
、 （４） ＃ （５）は入力バッファのゲート電位
を安定するための夏型ＭＯＳ電界効果トランジスタ（以
下ＭＭＯＳ１ＦＩｆＴ と称する）である。
次に動作にクーて説明する。入力端子（１）に１Ｈルベ
ルの入力信号が印加された場合、入力債号線に接続され
た１ＭＯＳ７ＩＴ （３）〜（５）のドレインと接地電
位に接続され九ＮＭ０８１ＦＥＴのソースの間に電位差
が生じる〇一方、ＭＮＯＳ ？］ＣＴのゲートは電源電
位に接続されて−るので、とのＮＭＯｌｉｌ ｌＦＥＴ
は導通状態になり、製造上のパラメータによって決まる
電流が入力端子から１ＭＯＳ７１１Ｔ（３）を通して流
れる。入力信号源のインピーダンスに対して充分高い導
通抵抗を１ＭＯＳ７ＩＴ （３）が有するようにパラメ
ータを設定しておくことによシ、入力バッファ（２）に
は１Ｈルベルの信号が印加される。これに対して１Ｌル
ベルの入力信号が印加された場合はｙｕｏｓ ｙｍ’ｒ
ｔｓ）のドレインとソースが同電位となり入力バッフ
ァ（２）Ｋは％′Ｌ１ｔ／□−ベルの信号が印加される
。さらに、入力端子（１）に−かなる信号をも与えな−
ようにした場合は導通状態にある！ｊＭＯＳ１ＦＥＴ
（３）が接地電位を伝えるため、入力バッファ（２）に
は１Ｌルベルの信号が印加される。即ち、入力バツ７ア
（２）は常に安定した入力信号を得ることができる０ 〔発明が解決しようとする課題〕 従来の入力信号変換回路は以上のように構成されていた
ので、外部回路のインピーダンスが様々な値をとる場合
は対応したＮＭＯＩ９ ＦＥＴの導通抵抗値を設定する
必要があり、それぞれ各々に異なった導通抵抗値を設定
してあり、これを実現するために製造上のパラメータの
うちｌＦＥＴのチャネル長とチャネル幅の値を変更する
が、設定した抵抗値を得るために寸法に余裕をとってお
く必要があり、また設定する抵抗値の範囲を広げるため
に、ＮＭＯｉ９７Ｅ’ｌ’の寸法が大きくなりかつ、複
数個搭載することで集積回路上に占める面積が増大し、
高集積化を阻害する要因となるという問題点があった。
ルの入力信号が印加された場合、入力債号線に接続され
た１ＭＯＳ７ＩＴ （３）〜（５）のドレインと接地電
位に接続され九ＮＭ０８１ＦＥＴのソースの間に電位差
が生じる〇一方、ＭＮＯＳ ？］ＣＴのゲートは電源電
位に接続されて−るので、とのＮＭＯｌｉｌ ｌＦＥＴ
は導通状態になり、製造上のパラメータによって決まる
電流が入力端子から１ＭＯＳ７１１Ｔ（３）を通して流
れる。入力信号源のインピーダンスに対して充分高い導
通抵抗を１ＭＯＳ７ＩＴ （３）が有するようにパラメ
ータを設定しておくことによシ、入力バッファ（２）に
は１Ｈルベルの信号が印加される。これに対して１Ｌル
ベルの入力信号が印加された場合はｙｕｏｓ ｙｍ’ｒ
ｔｓ）のドレインとソースが同電位となり入力バッフ
ァ（２）Ｋは％′Ｌ１ｔ／□−ベルの信号が印加される
。さらに、入力端子（１）に−かなる信号をも与えな−
ようにした場合は導通状態にある！ｊＭＯＳ１ＦＥＴ
（３）が接地電位を伝えるため、入力バッファ（２）に
は１Ｌルベルの信号が印加される。即ち、入力バツ７ア
（２）は常に安定した入力信号を得ることができる０ 〔発明が解決しようとする課題〕 従来の入力信号変換回路は以上のように構成されていた
ので、外部回路のインピーダンスが様々な値をとる場合
は対応したＮＭＯＩ９ ＦＥＴの導通抵抗値を設定する
必要があり、それぞれ各々に異なった導通抵抗値を設定
してあり、これを実現するために製造上のパラメータの
うちｌＦＥＴのチャネル長とチャネル幅の値を変更する
が、設定した抵抗値を得るために寸法に余裕をとってお
く必要があり、また設定する抵抗値の範囲を広げるため
に、ＮＭＯｉ９７Ｅ’ｌ’の寸法が大きくなりかつ、複
数個搭載することで集積回路上に占める面積が増大し、
高集積化を阻害する要因となるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数個の抵抗値を設定できるとともに面積を
小さくして高集積化を図ることができる半導体集積回路
を得ることを目的とする０〔課題を解決するための手段
〕 この発明に係る半導体集積回路は入力バッファのゲート
電位を安定させるＶＯＳ型電界効果トランジスタの導通
抵抗値を複数設定ができ、かつその面積を小さくするこ
とにより高集積化を実現するものである。
たもので、複数個の抵抗値を設定できるとともに面積を
小さくして高集積化を図ることができる半導体集積回路
を得ることを目的とする０〔課題を解決するための手段
〕 この発明に係る半導体集積回路は入力バッファのゲート
電位を安定させるＶＯＳ型電界効果トランジスタの導通
抵抗値を複数設定ができ、かつその面積を小さくするこ
とにより高集積化を実現するものである。
この発明におけるＵＯＳ型電界効果トランジスタは複数
個縦続接続されたＭＯＳ型電界効果トランジスタの任意
の接続点よシ引き出された電位により導通抵抗値を設定
する０ 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図にお−で、（１）は集積回路上の入力端子、（２）は
入力バッファ、（３）は入力バッファ（２）のゲート電
位を安定するための５ｖｏｓＦｘＴ、 （ａ）〜但はＮ
ＭＯＩ３ｙｉＴ （３）のゲート電位を決定するために
複数個縦続接続された１ＭＯＳ］ＦＩｉｔ？で、このＮ
１ａＯ８ＩＦＩＣＴ （６） Ｏ’／ −スは接地電位
に、ドレインとゲートは互いに接続されＮＭＯＳＦＩＴ
（７）のソースに接続される。同様にＮＭＯＳＦＩＴ
（７） ｆ）ドレインとゲートは１ＭＯＳ７１ＣＴ
（８）のソースに、１ＭＯＳＰＥＴ （８） （Ｄドレ
インとゲートは１ＭＯＳＦｌ’ｌ’（９）のソースに、
１ＭＯＳ７ＥＴ ＋９）のドレインとゲートはＮＭＯｉ
９７ＩＴ （１００”／−スに、１ＭＯＳ１ＦＫＴ Ｃ
１Ｑのドレインとゲートは１ＭＯＳ７１１！ταυのソ
ースに接続される。また、ＮＭＯＳ ＩＰＢＴＣＪ３の
ドレインとゲートは電源電位に接続される。
個縦続接続されたＭＯＳ型電界効果トランジスタの任意
の接続点よシ引き出された電位により導通抵抗値を設定
する０ 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図にお−で、（１）は集積回路上の入力端子、（２）は
入力バッファ、（３）は入力バッファ（２）のゲート電
位を安定するための５ｖｏｓＦｘＴ、 （ａ）〜但はＮ
ＭＯＩ３ｙｉＴ （３）のゲート電位を決定するために
複数個縦続接続された１ＭＯＳ］ＦＩｉｔ？で、このＮ
１ａＯ８ＩＦＩＣＴ （６） Ｏ’／ −スは接地電位
に、ドレインとゲートは互いに接続されＮＭＯＳＦＩＴ
（７）のソースに接続される。同様にＮＭＯＳＦＩＴ
（７） ｆ）ドレインとゲートは１ＭＯＳ７１ＣＴ
（８）のソースに、１ＭＯＳＰＥＴ （８） （Ｄドレ
インとゲートは１ＭＯＳＦｌ’ｌ’（９）のソースに、
１ＭＯＳ７ＥＴ ＋９）のドレインとゲートはＮＭＯｉ
９７ＩＴ （１００”／−スに、１ＭＯＳ１ＦＫＴ Ｃ
１Ｑのドレインとゲートは１ＭＯＳ７１１！ταυのソ
ースに接続される。また、ＮＭＯＳ ＩＰＢＴＣＪ３の
ドレインとゲートは電源電位に接続される。
次に動作について説明する０縦続接続された６個の１Ｍ
ＯＳＦＩＣＴ （６）〜０は全て相等しい形状をしてい
る。このため、各々のドレイン−ソース間電圧は相等し
く分割され電源電圧をｖＤＤとすると％ ｖｎｎ／６が
ドレイン−ソース間に印加される。ゲート−ソース間電
圧についてもドレイン−ソース間と等しくなっている。
ＯＳＦＩＣＴ （６）〜０は全て相等しい形状をしてい
る。このため、各々のドレイン−ソース間電圧は相等し
く分割され電源電圧をｖＤＤとすると％ ｖｎｎ／６が
ドレイン−ソース間に印加される。ゲート−ソース間電
圧についてもドレイン−ソース間と等しくなっている。
０Ｍ０Ｉ９ゲートアレイにおいては配線工程のみで論理
回路を変更することができるが、同様に入力バッファゲ
ート電圧安定用ＮＭ０８１ＦＩＴ （３）のゲート電圧
は上記６個のＮＭＯＳ ＦＩＴ （６）〜■の任意のド
レインに１ＭＯＳｌＦＥＴ （３）のゲートを接続する
ことにより変更することができる。１ＭＯＳ１Ｆ］Ｉｔ
Ｔ （３）のゲートを１ＭＯＳＦＩＴ■のドレイン即ち
電源電位に接続した場合、１ＭＯＳ１ＦＫ？ （３）の
電圧−電流特性は第２図の特性曲線α９の様になシ、ま
た１ＭＯＳＰＥＴ （３）のゲートを接続する位置を変
更することによシ、特性曲線ｍｔたは勾を得ることがで
き即ちＮＭＯ１９７ＥＴ （３）の導通抵抗値を変える
ことができる０ この場合、６個のＮＭＯＳ ７ＩＴ （６）〜０を通し
て電源から接地電位に電流が流れるが、このＮＭＯＳＦ
ＩＴ （６）〜■の形状を小さくすることにより電流を
抑えることができる。
回路を変更することができるが、同様に入力バッファゲ
ート電圧安定用ＮＭ０８１ＦＩＴ （３）のゲート電圧
は上記６個のＮＭＯＳ ＦＩＴ （６）〜■の任意のド
レインに１ＭＯＳｌＦＥＴ （３）のゲートを接続する
ことにより変更することができる。１ＭＯＳ１Ｆ］Ｉｔ
Ｔ （３）のゲートを１ＭＯＳＦＩＴ■のドレイン即ち
電源電位に接続した場合、１ＭＯＳ１ＦＫ？ （３）の
電圧−電流特性は第２図の特性曲線α９の様になシ、ま
た１ＭＯＳＰＥＴ （３）のゲートを接続する位置を変
更することによシ、特性曲線ｍｔたは勾を得ることがで
き即ちＮＭＯ１９７ＥＴ （３）の導通抵抗値を変える
ことができる０ この場合、６個のＮＭＯＳ ７ＩＴ （６）〜０を通し
て電源から接地電位に電流が流れるが、このＮＭＯＳＦ
ＩＴ （６）〜■の形状を小さくすることにより電流を
抑えることができる。
なお、上記実施例では入力バッファゲート電位安定用Ｎ
ＭＯＳ１ＦＩＣＴ （３）のゲート電位設定用に１ＭＯ
ＳＸＦＥＴ（３）を用−た場合を示したが、同じ機能を
複数個の２ＭＯＳＦＩＴを用いても実現することができ
る０第４図はその他の実施例である０図において縦続接
線された２ＭＯＳ１１１１ｉ’ｌ’（至）〜（至）が１
ＭＯＳ１ＦＩ！！Ｔ （３）のゲート電位設定用に用−
られる。
ＭＯＳ１ＦＩＣＴ （３）のゲート電位設定用に１ＭＯ
ＳＸＦＥＴ（３）を用−た場合を示したが、同じ機能を
複数個の２ＭＯＳＦＩＴを用いても実現することができ
る０第４図はその他の実施例である０図において縦続接
線された２ＭＯＳ１１１１ｉ’ｌ’（至）〜（至）が１
ＭＯＳ１ＦＩ！！Ｔ （３）のゲート電位設定用に用−
られる。
同様に入力バッファゲート電位を電源電圧即ち％ Ｈ＃
レベルに安定させることも可能である０第３図にその一
実施例を示す。図において、ＰＭ０８ＦＭＩＴ（２）は
入力バッファゲート電位安定用トランジスタであシ、入
力バッファ（２）に信号が与えられない場合に月ｅレベ
ルに保持する。縦続接続されたＰ誠ａＳＦｌｌ！Ｔ Ｑ
３〜（至）はＰ賛ｏｓ ｙｍ’ｒ（６）のゲート電位を
決定し、導通抵抗を快走する。この抵抗値はＰＭＯｆ９
１ＦＩＴ ＨのゲートをＰｕＯ２１ＦＩＩ！Ｔ Ｑ３〜
（至）の−ずれかのドレインに接続するかによって変更
できる。
レベルに安定させることも可能である０第３図にその一
実施例を示す。図において、ＰＭ０８ＦＭＩＴ（２）は
入力バッファゲート電位安定用トランジスタであシ、入
力バッファ（２）に信号が与えられない場合に月ｅレベ
ルに保持する。縦続接続されたＰ誠ａＳＦｌｌ！Ｔ Ｑ
３〜（至）はＰ賛ｏｓ ｙｍ’ｒ（６）のゲート電位を
決定し、導通抵抗を快走する。この抵抗値はＰＭＯｆ９
１ＦＩＴ ＨのゲートをＰｕＯ２１ＦＩＩ！Ｔ Ｑ３〜
（至）の−ずれかのドレインに接続するかによって変更
できる。
さらＫＰＭＯＳ）ＩＴ（２）のゲート電位決定用トラン
ジスタを１１ＭＯＳ１ＦＩＴを用いても同様の機能を得
ることができる。
ジスタを１１ＭＯＳ１ＦＩＴを用いても同様の機能を得
ることができる。
以上のようＫこの発明によれば、複数の導通抵抗値を単
〒の電界効果トランジスタで構成し、ゲート電圧制御用
電界効果トランジスタを小さい形状にて構成したので、
半導体集積回路の密度を高める効果がある。
〒の電界効果トランジスタで構成し、ゲート電圧制御用
電界効果トランジスタを小さい形状にて構成したので、
半導体集積回路の密度を高める効果がある。
第１図はこの発明の一実施例による入力信号変換回路の
回路図、第２図は第１図の特性曲線図、第３図、第４図
はこの発明の他の実施例を示す入力信号変換回路の回路
図、第５図は従来の入力信号変換回路の回路図である。 図において、（１）は入力端子、（２）は入力バッファ
、（３）は電位安定用ＮＭ０８７ＥＴ、 （６）〜■は
ゲート電位設定用ＮｖｏｓｙｘＴ、 ａｅは電位安定用
ＰＭＯＳ１ＦＩＩ？、０祷はゲート電位設定用ＰＭＯＳ
１Ｆ１１ｉＴである。 なお、図中、同一符号は同一、又は相当部分を示す０
回路図、第２図は第１図の特性曲線図、第３図、第４図
はこの発明の他の実施例を示す入力信号変換回路の回路
図、第５図は従来の入力信号変換回路の回路図である。 図において、（１）は入力端子、（２）は入力バッファ
、（３）は電位安定用ＮＭ０８７ＥＴ、 （６）〜■は
ゲート電位設定用ＮｖｏｓｙｘＴ、 ａｅは電位安定用
ＰＭＯＳ１ＦＩＩ？、０祷はゲート電位設定用ＰＭＯＳ
１Ｆ１１ｉＴである。 なお、図中、同一符号は同一、又は相当部分を示す０
Claims (1)
- 集積回路外部より入力される信号を前記集積回路内部へ
伝達する信号変換素子と、この信号変換素子の入力端子
の電位を安定させるＭＯＳ型電界効果トランジスタと、
このＭＯＳ型電界効果トランジスタのゲート電圧を決定
するための縦続接続された複数個のＭＯＳ型電界効果ト
ランジスタを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3437089A JPH02214142A (ja) | 1989-02-14 | 1989-02-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3437089A JPH02214142A (ja) | 1989-02-14 | 1989-02-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214142A true JPH02214142A (ja) | 1990-08-27 |
Family
ID=12412284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3437089A Pending JPH02214142A (ja) | 1989-02-14 | 1989-02-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304668A (ja) * | 1991-04-02 | 1992-10-28 | Nec Corp | 半導体装置 |
| JPH0637337A (ja) * | 1992-07-16 | 1994-02-10 | Kawasaki Steel Corp | 半導体集積回路 |
-
1989
- 1989-02-14 JP JP3437089A patent/JPH02214142A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304668A (ja) * | 1991-04-02 | 1992-10-28 | Nec Corp | 半導体装置 |
| JPH0637337A (ja) * | 1992-07-16 | 1994-02-10 | Kawasaki Steel Corp | 半導体集積回路 |
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