JPH0637337A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0637337A JPH0637337A JP18938092A JP18938092A JPH0637337A JP H0637337 A JPH0637337 A JP H0637337A JP 18938092 A JP18938092 A JP 18938092A JP 18938092 A JP18938092 A JP 18938092A JP H0637337 A JPH0637337 A JP H0637337A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0814—Diodes only
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 比較的一般的な半導体集積回路製造プロセス
で製造することができ、分割電圧の精度をより向上させ
る。 【構成】 電圧分割回路１０において、合計n 個の接合
型ダイオードＤ１〜Ｄnは、その順電流方向が全て同一
方向となるように直列に接続されている。又、該直列接
続されたものの両端に、その順電流方向とは逆方向とな
るようにレファレンス電圧ＶREF が接続されている。分
割電圧は端子Ｖ０〜Ｖn から得られる。前記レファレン
ス電圧ＶREF の前記分割電圧への電圧分割は、前記接合
型ダイオードＤ１〜Ｄn の電圧−電流特性を用いて行っ
ている。これら接合型ダイオードＤ１〜Ｄn は一般的な
半導体集積回路製造プロセスで作り込むことができる。
又、その特性も比較的安定している。
で製造することができ、分割電圧の精度をより向上させ
る。 【構成】 電圧分割回路１０において、合計n 個の接合
型ダイオードＤ１〜Ｄnは、その順電流方向が全て同一
方向となるように直列に接続されている。又、該直列接
続されたものの両端に、その順電流方向とは逆方向とな
るようにレファレンス電圧ＶREF が接続されている。分
割電圧は端子Ｖ０〜Ｖn から得られる。前記レファレン
ス電圧ＶREF の前記分割電圧への電圧分割は、前記接合
型ダイオードＤ１〜Ｄn の電圧−電流特性を用いて行っ
ている。これら接合型ダイオードＤ１〜Ｄn は一般的な
半導体集積回路製造プロセスで作り込むことができる。
又、その特性も比較的安定している。
Description
【０００１】
【産業上の利用分野】本発明は、直流電圧であるレファ
レンス電圧ＶREF の分割電圧を得る電圧分割回路を備え
た半導体集積回路に係り、特に、比較的一般的な半導体
集積回路製造プロセスで製造することができ、前記分割
電圧の精度をより向上させることができる半導体集積回
路に関する。
レンス電圧ＶREF の分割電圧を得る電圧分割回路を備え
た半導体集積回路に係り、特に、比較的一般的な半導体
集積回路製造プロセスで製造することができ、前記分割
電圧の精度をより向上させることができる半導体集積回
路に関する。
【０００２】
【従来の技術】種々の制御装置や計測装置では、センサ
等からのアナログ信号をデジタル信号に変換するために
Ａ／Ｄ（analag to digital ）変換器が広く用いられて
いる。半導体集積回路化されたＡ／Ｄ変換器には、高精
度・低速変換速度の積分型Ａ／Ｄ変換器や、中精度・中
速変換速度の逐次比較型Ａ／Ｄ変換器や、超高速変換速
度・低精度の並列比較型Ａ／Ｄ変換器が知られている。
等からのアナログ信号をデジタル信号に変換するために
Ａ／Ｄ（analag to digital ）変換器が広く用いられて
いる。半導体集積回路化されたＡ／Ｄ変換器には、高精
度・低速変換速度の積分型Ａ／Ｄ変換器や、中精度・中
速変換速度の逐次比較型Ａ／Ｄ変換器や、超高速変換速
度・低精度の並列比較型Ａ／Ｄ変換器が知られている。
【０００３】図７は、並列比較型Ａ／Ｄ変換器の入力部
分の回路図である。
分の回路図である。
【０００４】この図７において、電圧分割回路１０の端
子ＶREF+と端子ＶREF-とには、直流電圧であるレファレ
ンス電圧ＶREF の、それぞれプラスあるいはマイナスが
接続されている。該電圧分割回路１０は、該レファレン
ス電圧ＶREF の分割電圧を得るものである。該電圧分割
回路１０は、所定数個n の抵抗Ｒ１〜Ｒn が直列に接続
されている。
子ＶREF+と端子ＶREF-とには、直流電圧であるレファレ
ンス電圧ＶREF の、それぞれプラスあるいはマイナスが
接続されている。該電圧分割回路１０は、該レファレン
ス電圧ＶREF の分割電圧を得るものである。該電圧分割
回路１０は、所定数個n の抵抗Ｒ１〜Ｒn が直列に接続
されている。
【０００５】又、該直列接続されたものの両端は、それ
ぞれ、前記端子ＶREF+と前記端子Ｖ REF-とに接続されて
いる。又、前記抵抗Ｒ１〜Ｒn のそれぞれの接続点から
は、それぞれ前記分割電圧を得ることができる。
ぞれ、前記端子ＶREF+と前記端子Ｖ REF-とに接続されて
いる。又、前記抵抗Ｒ１〜Ｒn のそれぞれの接続点から
は、それぞれ前記分割電圧を得ることができる。
【０００６】この図７において、Ａ／Ｄ変換されるアナ
ログ信号は端子ＶINに入力される。又、入力された該ア
ナログ信号は、合計（n ＋１）個の各コンパレータＣ０
〜Ｃn それぞれの比較信号端子へと入力される。一方、
これらのコンパレータＣ０〜Ｃn の基準信号入力端子に
は、前記電圧分割回路１０からの前記分割電圧が入力さ
れている。これらのコンパレータＣ０〜Ｃn それぞれ
は、前記比較信号入力端子の電圧が前記基準信号入力端
子の電圧より高い場合には、それぞれの出力Ｓ０〜Ｓn
がＨ状態となる。
ログ信号は端子ＶINに入力される。又、入力された該ア
ナログ信号は、合計（n ＋１）個の各コンパレータＣ０
〜Ｃn それぞれの比較信号端子へと入力される。一方、
これらのコンパレータＣ０〜Ｃn の基準信号入力端子に
は、前記電圧分割回路１０からの前記分割電圧が入力さ
れている。これらのコンパレータＣ０〜Ｃn それぞれ
は、前記比較信号入力端子の電圧が前記基準信号入力端
子の電圧より高い場合には、それぞれの出力Ｓ０〜Ｓn
がＨ状態となる。
【０００７】このように、前記図７に示される並列比較
型Ａ／Ｄ変換器は、前記電圧分割回路１０から出力され
る異なる前記分割電圧毎に、Ａ／Ｄ変換対象の前記アナ
ログ信号を並列に比較するというものである。従って、
このような並列型Ａ／Ｄ変換器におけるアナログ信号か
らデジタル信号への変換精度は、前記電圧分割回路１０
の前記分割電圧の精度に依存しており、又、前記抵抗Ｒ
１〜Ｒn の精度に依存するものとなっている。
型Ａ／Ｄ変換器は、前記電圧分割回路１０から出力され
る異なる前記分割電圧毎に、Ａ／Ｄ変換対象の前記アナ
ログ信号を並列に比較するというものである。従って、
このような並列型Ａ／Ｄ変換器におけるアナログ信号か
らデジタル信号への変換精度は、前記電圧分割回路１０
の前記分割電圧の精度に依存しており、又、前記抵抗Ｒ
１〜Ｒn の精度に依存するものとなっている。
【０００８】従来、前述のような並列型Ａ／Ｄ変換器を
半導体集積回路に作り込む場合、前記電圧分割回路１０
の前記抵抗Ｒ１〜Ｒn には、例えば、ベース拡散抵抗や
イオン注入抵抗等の単結晶シリコン抵抗が用いらてい
た。又、例えば、前記抵抗Ｒ１〜Ｒn には、高濃度型や
低濃度型等の多結晶シリコン抵抗が用いられていた。こ
れら単結晶シリコン抵抗や多結晶シリコン抵抗は、比較
的一般的な半導体集積回路製造プロセスで製造すること
ができ、半導体集積回路として作られた前記並列型Ａ／
Ｄ変換器のコスト低減等を図ることができる。
半導体集積回路に作り込む場合、前記電圧分割回路１０
の前記抵抗Ｒ１〜Ｒn には、例えば、ベース拡散抵抗や
イオン注入抵抗等の単結晶シリコン抵抗が用いらてい
た。又、例えば、前記抵抗Ｒ１〜Ｒn には、高濃度型や
低濃度型等の多結晶シリコン抵抗が用いられていた。こ
れら単結晶シリコン抵抗や多結晶シリコン抵抗は、比較
的一般的な半導体集積回路製造プロセスで製造すること
ができ、半導体集積回路として作られた前記並列型Ａ／
Ｄ変換器のコスト低減等を図ることができる。
【０００９】一方、前記並列型Ａ／Ｄ変換器を半導体集
積回路に作り込む際に、前記電圧分割回路１０の前記抵
抗Ｒ１〜Ｒn には、従来、金属薄膜抵抗が用いられるこ
とがあった。該金属薄膜抵抗は、その温度係数が低く、
又その抵抗値の精度も高く、前記電圧分割回路１０に用
いた場合には、前記分割電圧の精度をより向上させるこ
とができる。
積回路に作り込む際に、前記電圧分割回路１０の前記抵
抗Ｒ１〜Ｒn には、従来、金属薄膜抵抗が用いられるこ
とがあった。該金属薄膜抵抗は、その温度係数が低く、
又その抵抗値の精度も高く、前記電圧分割回路１０に用
いた場合には、前記分割電圧の精度をより向上させるこ
とができる。
【００１０】
【発明が解決しようとする課題】しかしながら、前記単
結晶シリコン抵抗や前記多結晶シリコン抵抗等には、そ
の抵抗値の精度が低いという問題や、その温度係数が高
いという問題がある。又、これら単結晶シリコン抵抗や
多結晶シリコン抵抗等には、寄生容量や寄生ダイオード
等が形成されてしまい、又、接合ＦＥＴ（field effect
transistor ）効果によって、その抵抗値が電圧依存性
となってしまうという問題もある。従って、前記電圧分
割回路１０にこのような前記単結晶シリコン抵抗や前記
多結晶シリコン抵抗等を用いた場合には、前記分割電圧
の精度が低くなってしまったり、温度や電圧に依存して
変動してしまうという問題がある。
結晶シリコン抵抗や前記多結晶シリコン抵抗等には、そ
の抵抗値の精度が低いという問題や、その温度係数が高
いという問題がある。又、これら単結晶シリコン抵抗や
多結晶シリコン抵抗等には、寄生容量や寄生ダイオード
等が形成されてしまい、又、接合ＦＥＴ（field effect
transistor ）効果によって、その抵抗値が電圧依存性
となってしまうという問題もある。従って、前記電圧分
割回路１０にこのような前記単結晶シリコン抵抗や前記
多結晶シリコン抵抗等を用いた場合には、前記分割電圧
の精度が低くなってしまったり、温度や電圧に依存して
変動してしまうという問題がある。
【００１１】一方、前記金属薄膜抵抗には、比較的一般
的な半導体集積回路製造プロセスで製造することができ
ないという問題があった。又、該金属薄膜抵抗は半導体
集積回路との適合性が良好ではないという問題もあっ
た。従って、前記電圧分割回路１０にこのような前記金
属薄膜抵抗を用いた場合には、コスト上昇等の問題が生
じてしまう。
的な半導体集積回路製造プロセスで製造することができ
ないという問題があった。又、該金属薄膜抵抗は半導体
集積回路との適合性が良好ではないという問題もあっ
た。従って、前記電圧分割回路１０にこのような前記金
属薄膜抵抗を用いた場合には、コスト上昇等の問題が生
じてしまう。
【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、直流電圧であるレファレンス電圧Ｖ
REF の分割電圧を得る電圧分割回路を備えた半導体集積
回路において、比較的一般的な半導体集積回路製造プロ
セスで製造することができ、前記分割電圧の精度をより
向上させることができる半導体集積回路を提供すること
を目的とする。
くなされたもので、直流電圧であるレファレンス電圧Ｖ
REF の分割電圧を得る電圧分割回路を備えた半導体集積
回路において、比較的一般的な半導体集積回路製造プロ
セスで製造することができ、前記分割電圧の精度をより
向上させることができる半導体集積回路を提供すること
を目的とする。
【００１３】
【課題を達成するための手段】本願の第１発明は、直流
電圧であるレファレンス電圧ＶREF の分割電圧を得る電
圧分割回路を備えた半導体集積回路において、所定数個
の接合型ダイオードを、その順電流方向が全て同一方向
となるように直列に接続し、該直列接続されたものの両
端に、その順電流方向とは逆方向となるように前記レフ
ァレンス電圧Ｖ REF を接続することにより、前記接合型
ダイオードが相互に接続された接続点から前記分割電圧
を得られるようにしたことにより、前記課題を達成した
ものである。
電圧であるレファレンス電圧ＶREF の分割電圧を得る電
圧分割回路を備えた半導体集積回路において、所定数個
の接合型ダイオードを、その順電流方向が全て同一方向
となるように直列に接続し、該直列接続されたものの両
端に、その順電流方向とは逆方向となるように前記レフ
ァレンス電圧Ｖ REF を接続することにより、前記接合型
ダイオードが相互に接続された接続点から前記分割電圧
を得られるようにしたことにより、前記課題を達成した
ものである。
【００１４】本願の第２発明は、直流電圧であるレファ
レンス電圧ＶREF の分割電圧を得る電圧分割回路を備え
た半導体集積回路において、所定数個のＭＯＳダイオー
ドを、その順電流方向が全て同一方向となるように直列
に接続し、該直列接続されたものの両端に、その順電流
方向と同一方向となるように前記レファレンス電圧Ｖ
REF を接続することにより、前記ＭＯＳダイオードが相
互に接続された接続点から前記分割電圧を得られるよう
にしたことにより、前記課題を達成したものである。
レンス電圧ＶREF の分割電圧を得る電圧分割回路を備え
た半導体集積回路において、所定数個のＭＯＳダイオー
ドを、その順電流方向が全て同一方向となるように直列
に接続し、該直列接続されたものの両端に、その順電流
方向と同一方向となるように前記レファレンス電圧Ｖ
REF を接続することにより、前記ＭＯＳダイオードが相
互に接続された接続点から前記分割電圧を得られるよう
にしたことにより、前記課題を達成したものである。
【００１５】
【作用】本発明では、比較的一般的な半導体集積回路製
造プロセスで作り込むことができる基本素子、例えば接
合型ダイオードやＭＯＳ（metal oxide semiconducto
r）ダイオードの電圧−電流特性に着目し、このような
基本素子をその順電流方向が全て同一方向となるように
直列に接続して、これを前述のような電圧分割回路に用
いるようにしている。即ち、該直列接続されたものの両
端に、前記レファレンス電圧ＶREF を接続するようにし
ている。このとき、直流電圧である該レファレンス電圧
ＶREF の極性と前記直列接続されたものの順電流方向と
の関係、即ち同一方向であるかあるいは逆方向であるか
の関係は、前記接合型ダイオードや前記ＭＯＳダイオー
ドの電圧−電流特性に従って決められる。
造プロセスで作り込むことができる基本素子、例えば接
合型ダイオードやＭＯＳ（metal oxide semiconducto
r）ダイオードの電圧−電流特性に着目し、このような
基本素子をその順電流方向が全て同一方向となるように
直列に接続して、これを前述のような電圧分割回路に用
いるようにしている。即ち、該直列接続されたものの両
端に、前記レファレンス電圧ＶREF を接続するようにし
ている。このとき、直流電圧である該レファレンス電圧
ＶREF の極性と前記直列接続されたものの順電流方向と
の関係、即ち同一方向であるかあるいは逆方向であるか
の関係は、前記接合型ダイオードや前記ＭＯＳダイオー
ドの電圧−電流特性に従って決められる。
【００１６】このような接合型ダイオードやＭＯＳダイ
オードを用いた前記電圧分割回路において、その前記分
割電圧は、用いられている接合型ダイオードあるいはＭ
ＯＳダイオードの個々の特性や個数の比率に依存して定
まる。又、前記接合型ダイオードや前記ＭＯＳダイオー
ドの電圧−電流特性は、前述した従来の単結晶シリコン
抵抗や多結晶シリコン抵抗に比べて、その精度や温度係
数は良好である。特に、前記電圧分割回路に用いられて
いる個々の前記接合型ダイオードに印加される電圧や個
々の前記ＭＯＳダイオードに印加される電圧を配慮する
ことにより、前記分割電圧の精度はより向上させること
ができる。
オードを用いた前記電圧分割回路において、その前記分
割電圧は、用いられている接合型ダイオードあるいはＭ
ＯＳダイオードの個々の特性や個数の比率に依存して定
まる。又、前記接合型ダイオードや前記ＭＯＳダイオー
ドの電圧−電流特性は、前述した従来の単結晶シリコン
抵抗や多結晶シリコン抵抗に比べて、その精度や温度係
数は良好である。特に、前記電圧分割回路に用いられて
いる個々の前記接合型ダイオードに印加される電圧や個
々の前記ＭＯＳダイオードに印加される電圧を配慮する
ことにより、前記分割電圧の精度はより向上させること
ができる。
【００１７】この個々の前記接合型ダイオードや前記Ｍ
ＯＳダイオードに印加される電圧とは、例えば６ビット
の並列型Ａ／Ｄ変換器に用いられる前記電圧分割回路で
は、その前記レファレンス電圧ＶREF が例えば５Ｖであ
る場合には、（５Ｖ／（２6−１）＝約７８m Ｖ）であ
る。又、例えば、８ビットの前記並列型Ａ／Ｄ変換器に
用いられる前記電圧分割回路の場合、そのレファレンス
電圧ＶREF が１０Ｖの場合、（１０Ｖ／（２8 −１）＝
約３９m Ｖ）となる。
ＯＳダイオードに印加される電圧とは、例えば６ビット
の並列型Ａ／Ｄ変換器に用いられる前記電圧分割回路で
は、その前記レファレンス電圧ＶREF が例えば５Ｖであ
る場合には、（５Ｖ／（２6−１）＝約７８m Ｖ）であ
る。又、例えば、８ビットの前記並列型Ａ／Ｄ変換器に
用いられる前記電圧分割回路の場合、そのレファレンス
電圧ＶREF が１０Ｖの場合、（１０Ｖ／（２8 −１）＝
約３９m Ｖ）となる。
【００１８】なお、本発明の半導体集積回路が備える前
記電圧分割回路は、前述のような並列型Ａ／Ｄ変換器の
入力部分に用いられるものに限定されるものではないこ
とは言うまでもない。例えば、Ｄ／Ａ変換器等、前記レ
ファレンス電圧ＶREF の分割電圧を必要とする場合には
同様に用いることができる。
記電圧分割回路は、前述のような並列型Ａ／Ｄ変換器の
入力部分に用いられるものに限定されるものではないこ
とは言うまでもない。例えば、Ｄ／Ａ変換器等、前記レ
ファレンス電圧ＶREF の分割電圧を必要とする場合には
同様に用いることができる。
【００１９】以上説明した通り、本発明の半導体集積回
路においては、比較的一般的な半導体集積回路製造プロ
セスで作り込むことができる前記接合型ダイオードや前
記ＭＯＳダイオードを用いて前記電圧分割回路を構成す
ることができる。又、前記単結晶シリコン抵抗や前記多
結晶シリコン抵抗等を用いた場合等に比べて、前記電圧
分割回路による前記分割電圧の精度をより向上させるこ
とができる。
路においては、比較的一般的な半導体集積回路製造プロ
セスで作り込むことができる前記接合型ダイオードや前
記ＭＯＳダイオードを用いて前記電圧分割回路を構成す
ることができる。又、前記単結晶シリコン抵抗や前記多
結晶シリコン抵抗等を用いた場合等に比べて、前記電圧
分割回路による前記分割電圧の精度をより向上させるこ
とができる。
【００２０】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００２１】図１は、前記第１発明が適用された第１実
施例の電気回路図である。
施例の電気回路図である。
【００２２】この図１においては、前記第１発明が適用
された半導体集積回路の電圧分割回路１０の電気回路図
が示されている。該電圧分割回路１０では、合計n 個の
接合型ダイオードＤ１〜Ｄn が、その順電流方向が全て
同一方向となるように直列に接続されている。又、該直
列接続されたものの両端には、その順電流方向とは逆方
向となるようにレファレンス電圧ＶREF が接続されてい
る。この図１では、端子ＶREF+と端子ＶREF-とのそれぞ
れには、前記レファレンス電圧ＶREF の、それぞれプラ
スとマイナスとが接続されている。又、前記接合型ダイ
オードＤ１のカソードには端子Ｖ０が接続されている。
該接合型ダイオードＤ１のアノードには端子Ｖ１が接続
されている。前記接合型ダイオードＤ２のアノードには
端子Ｖ２が接続され、同様に、前記接合型ダイオードＤ
３〜Ｄn それぞれのアノードには、端子Ｖ３〜Ｖn が接
続されている。
された半導体集積回路の電圧分割回路１０の電気回路図
が示されている。該電圧分割回路１０では、合計n 個の
接合型ダイオードＤ１〜Ｄn が、その順電流方向が全て
同一方向となるように直列に接続されている。又、該直
列接続されたものの両端には、その順電流方向とは逆方
向となるようにレファレンス電圧ＶREF が接続されてい
る。この図１では、端子ＶREF+と端子ＶREF-とのそれぞ
れには、前記レファレンス電圧ＶREF の、それぞれプラ
スとマイナスとが接続されている。又、前記接合型ダイ
オードＤ１のカソードには端子Ｖ０が接続されている。
該接合型ダイオードＤ１のアノードには端子Ｖ１が接続
されている。前記接合型ダイオードＤ２のアノードには
端子Ｖ２が接続され、同様に、前記接合型ダイオードＤ
３〜Ｄn それぞれのアノードには、端子Ｖ３〜Ｖn が接
続されている。
【００２３】本実施例で用いられている前記接合型ダイ
オードＤ１〜Ｄn の特性、例えば抵抗値、又、電圧−電
流特性や温度係数等は全て同一となっている。従って、
前記レファレンス電圧ＶREF は１／n に等分される。従
って、前記端子Ｖ１での分割電圧、即ち該端子Ｖ１の前
記端子Ｖ０に対する電位差は、（ＶREF ／n ）となる。
前記端子Ｖ２での分割電圧、即ち該端子Ｖ２と前記端子
Ｖ０との電位差は、（２×ＶREF ／n ）となる。同様
に、端子Ｖ３〜Ｖn それぞれにおける分割電圧は、（３
×ＶREF ／n ）〜ＶREF となる。このような各端子Ｖ１
〜Ｖn におけるそれぞれの分割電圧の前記レファレンス
電圧ＶREF に対する関係は、温度変動や前記レファレン
ス電圧ＶREF の変動があっても、ほぼ一定になってい
る。これは、前記接合型ダイオードＤ１〜Ｄn の特性が
互いに同一とされていることによる。
オードＤ１〜Ｄn の特性、例えば抵抗値、又、電圧−電
流特性や温度係数等は全て同一となっている。従って、
前記レファレンス電圧ＶREF は１／n に等分される。従
って、前記端子Ｖ１での分割電圧、即ち該端子Ｖ１の前
記端子Ｖ０に対する電位差は、（ＶREF ／n ）となる。
前記端子Ｖ２での分割電圧、即ち該端子Ｖ２と前記端子
Ｖ０との電位差は、（２×ＶREF ／n ）となる。同様
に、端子Ｖ３〜Ｖn それぞれにおける分割電圧は、（３
×ＶREF ／n ）〜ＶREF となる。このような各端子Ｖ１
〜Ｖn におけるそれぞれの分割電圧の前記レファレンス
電圧ＶREF に対する関係は、温度変動や前記レファレン
ス電圧ＶREF の変動があっても、ほぼ一定になってい
る。これは、前記接合型ダイオードＤ１〜Ｄn の特性が
互いに同一とされていることによる。
【００２４】図２は、前記第２発明が適用された第２実
施例の電気回路図である。
施例の電気回路図である。
【００２５】この図２においては、前記第２発明が適用
された半導体集積回路の前記電圧分割回路の電気回路が
示されている。この第２実施例においては、合計n 個の
n チャネルＭＯＳトランジスタＴ１〜Ｔn が、ＭＯＳダ
イオードとして用いられている。これらn チャネルＭＯ
ＳトランジスタＴ１〜Ｔn それぞれについて、そのゲー
トはそのドレンに接続されている。又、これら合計n 個
のn チャネルＭＯＳトランジスタＴ１〜Ｔn によるＭＯ
Ｓダイオードは、その順電流方向が全て同一方向となる
ように直列に接続されている。又、該直列接続されたも
のの両端には、その順電流方向と同一方向となるよう
に、直流電圧であるレファレンス電圧ＶRE F が接続され
ている。又、これら合計n 個のn チャネルＭＯＳトラン
ジスタＴ１〜Ｔn は、互いにその特性、例えば抵抗値、
又、電圧−電流特性（ゲートソース間電圧ＶGS−ドレン
ソース間電流ＩDS特性）や温度係数等は同一となってい
る。
された半導体集積回路の前記電圧分割回路の電気回路が
示されている。この第２実施例においては、合計n 個の
n チャネルＭＯＳトランジスタＴ１〜Ｔn が、ＭＯＳダ
イオードとして用いられている。これらn チャネルＭＯ
ＳトランジスタＴ１〜Ｔn それぞれについて、そのゲー
トはそのドレンに接続されている。又、これら合計n 個
のn チャネルＭＯＳトランジスタＴ１〜Ｔn によるＭＯ
Ｓダイオードは、その順電流方向が全て同一方向となる
ように直列に接続されている。又、該直列接続されたも
のの両端には、その順電流方向と同一方向となるよう
に、直流電圧であるレファレンス電圧ＶRE F が接続され
ている。又、これら合計n 個のn チャネルＭＯＳトラン
ジスタＴ１〜Ｔn は、互いにその特性、例えば抵抗値、
又、電圧−電流特性（ゲートソース間電圧ＶGS−ドレン
ソース間電流ＩDS特性）や温度係数等は同一となってい
る。
【００２６】なお、本第２実施例においては、前記レフ
ァレンス電圧ＶREF によって前記各n チャネルＭＯＳト
ランジスタＴ１〜Ｔn それぞれに印加される電圧、即ち
（Ｖ REF ／n ）の電圧は、該それぞれのn チャネルＭＯ
ＳトランジスタＴ１〜Ｔn のスレッショルド電圧ＶT 近
傍あるいは該スレッショルド電圧ＶT よりも高い電圧で
あることが好ましい。例えば前記レファレンス電圧Ｖ
REF が５Ｖであって、前記スレッショルド電圧ＶT が
１．２Ｖである場合には、前記n チャネルＭＯＳトラン
ジスタＴ１〜Ｔn の個数n は４個程度以下であることが
好ましい。
ァレンス電圧ＶREF によって前記各n チャネルＭＯＳト
ランジスタＴ１〜Ｔn それぞれに印加される電圧、即ち
（Ｖ REF ／n ）の電圧は、該それぞれのn チャネルＭＯ
ＳトランジスタＴ１〜Ｔn のスレッショルド電圧ＶT 近
傍あるいは該スレッショルド電圧ＶT よりも高い電圧で
あることが好ましい。例えば前記レファレンス電圧Ｖ
REF が５Ｖであって、前記スレッショルド電圧ＶT が
１．２Ｖである場合には、前記n チャネルＭＯＳトラン
ジスタＴ１〜Ｔn の個数n は４個程度以下であることが
好ましい。
【００２７】図３は、前記第２発明が適用された第３実
施例の半導体集積回路の前記電圧分割回路の電気回路図
である。
施例の半導体集積回路の前記電圧分割回路の電気回路図
である。
【００２８】この図３に示される電圧分割回路１０にお
いては、前記図２の前記n チャネルＭＯＳトランジスタ
Ｔ１〜Ｔn によるＭＯＳダイオードが、p チャネルＭＯ
ＳトランジスタＴ１〜Ｔn によるＭＯＳダイオードに置
換えられたものとなっている。この図３に示される第３
実施例の前記電圧分割回路においては、前記p チャネル
ＭＯＳトランジスタＴ１〜Ｔn それぞれについて、その
ゲートはそのソースに接続されている。
いては、前記図２の前記n チャネルＭＯＳトランジスタ
Ｔ１〜Ｔn によるＭＯＳダイオードが、p チャネルＭＯ
ＳトランジスタＴ１〜Ｔn によるＭＯＳダイオードに置
換えられたものとなっている。この図３に示される第３
実施例の前記電圧分割回路においては、前記p チャネル
ＭＯＳトランジスタＴ１〜Ｔn それぞれについて、その
ゲートはそのソースに接続されている。
【００２９】図４は、前記第２発明が適用された第４実
施例の半導体集積回路の前記電圧分割回路の電気回路図
である。
施例の半導体集積回路の前記電圧分割回路の電気回路図
である。
【００３０】この図４に示される電圧分割回路１０は、
前記図２の第２実施例の前記電圧分割回路１０の、n チ
ャネルＭＯＳトランジスタＴ１〜Ｔn によるＭＯＳダイ
オードが、n チャネルＤＭＯＳ（depletion metal oxid
e semiconductor ）トランジスタＴ１〜Ｔn によるＭＯ
Ｓダイオードに置換えられたものとなっている。該nチ
ャネルＤＭＯＳトランジスタＴ１〜Ｔn は、図６を用い
て後述するようにゲート下部のチャネル領域にイオン注
入によってバックゲートが形成され、そのスレッショル
ド電圧ＶT が低くされている。
前記図２の第２実施例の前記電圧分割回路１０の、n チ
ャネルＭＯＳトランジスタＴ１〜Ｔn によるＭＯＳダイ
オードが、n チャネルＤＭＯＳ（depletion metal oxid
e semiconductor ）トランジスタＴ１〜Ｔn によるＭＯ
Ｓダイオードに置換えられたものとなっている。該nチ
ャネルＤＭＯＳトランジスタＴ１〜Ｔn は、図６を用い
て後述するようにゲート下部のチャネル領域にイオン注
入によってバックゲートが形成され、そのスレッショル
ド電圧ＶT が低くされている。
【００３１】本第４実施例においても、前記レファレン
ス電圧ＶREF によって前記各n チャネルＤＭＯＳトラン
ジスタＴ１〜Ｔn それぞれに印加される電圧は、そのス
レッショルド電圧ＶT 近傍、あるいはそのスレッショル
ド電圧ＶT より高い電圧であることが好ましい。本第４
実施例に用いられている前記n チャネルＤＭＯＳトラン
ジスタＴ１〜Ｔn は、前記第２実施例の前記n チャネル
ＭＯＳトランジスタＴ１〜Ｔn に比べてそのスレッショ
ルド電圧ＶT が低下されているので、同一の前記レファ
レンス電圧ＶREF において、より多くの分割電圧を得る
ことができる。即ち、用いる前記n チャネルＤＭＯＳト
ランジスタＴ１〜Ｔn の個数n を、前記第２実施例に比
べ、より多くすることができる。
ス電圧ＶREF によって前記各n チャネルＤＭＯＳトラン
ジスタＴ１〜Ｔn それぞれに印加される電圧は、そのス
レッショルド電圧ＶT 近傍、あるいはそのスレッショル
ド電圧ＶT より高い電圧であることが好ましい。本第４
実施例に用いられている前記n チャネルＤＭＯＳトラン
ジスタＴ１〜Ｔn は、前記第２実施例の前記n チャネル
ＭＯＳトランジスタＴ１〜Ｔn に比べてそのスレッショ
ルド電圧ＶT が低下されているので、同一の前記レファ
レンス電圧ＶREF において、より多くの分割電圧を得る
ことができる。即ち、用いる前記n チャネルＤＭＯＳト
ランジスタＴ１〜Ｔn の個数n を、前記第２実施例に比
べ、より多くすることができる。
【００３２】図５は、前記第２実施例及び前記第４実施
例に用いられるＭＯＳトランジスタの電圧ＶGS−電流Ｉ
DS特性を示すグラフである。
例に用いられるＭＯＳトランジスタの電圧ＶGS−電流Ｉ
DS特性を示すグラフである。
【００３３】この図５においては、ＭＯＳダイオードと
して用いられている前記第２実施例及び前記第４実施例
のＭＯＳトランジスタの、ゲートソース間電圧ＶGSと、
ドレンソース間電流ＩDSとの関係が示されている。この
図５において、実線Ｎは前記第２実施例の前記n チャネ
ルＭＯＳトランジスタの特性であり、破線Ｄは前記第４
実施例の前記n チャネルＤＭＯＳトランジスタの特性で
ある。
して用いられている前記第２実施例及び前記第４実施例
のＭＯＳトランジスタの、ゲートソース間電圧ＶGSと、
ドレンソース間電流ＩDSとの関係が示されている。この
図５において、実線Ｎは前記第２実施例の前記n チャネ
ルＭＯＳトランジスタの特性であり、破線Ｄは前記第４
実施例の前記n チャネルＤＭＯＳトランジスタの特性で
ある。
【００３４】この図５に示されるように、前記第４実施
例の前記n チャネルＤＭＯＳトランジスタの特性のグラ
フは、前記第２実施例のn チャネルＭＯＳトランジスタ
の特性のグラフに比べ、左方に遷移している。従って、
そのスレッショルド電圧ＶTもより低下されている。こ
れら特性のグラフの左方への遷移の度合や前記スレッシ
ョルド電圧ＶT の低下の度合は、前記バックゲートへの
イオン注入の度合等によって定まる。
例の前記n チャネルＤＭＯＳトランジスタの特性のグラ
フは、前記第２実施例のn チャネルＭＯＳトランジスタ
の特性のグラフに比べ、左方に遷移している。従って、
そのスレッショルド電圧ＶTもより低下されている。こ
れら特性のグラフの左方への遷移の度合や前記スレッシ
ョルド電圧ＶT の低下の度合は、前記バックゲートへの
イオン注入の度合等によって定まる。
【００３５】図６は、前記第４実施例に用いられる前記
n チャネルＤＭＯＳトランジスタの構造を示す断面図で
ある。
n チャネルＤＭＯＳトランジスタの構造を示す断面図で
ある。
【００３６】この図６において、Ｎ基板２０には、ホウ
素イオン注入によってＰウエル２２が形成されている。
又、該Ｐウエル２２には、ソース領域２４と、ドレン領
域２６と、ゲート２８とによるn チャネルＭＯＳトラン
ジスタが形成されている。又、前記ゲート２８の下方に
はヒ素イオンの注入によりバックゲート３０が形成され
ている。ＤＭＯＳトランジスタにおけるＭＯＳトランジ
スタに対するスレッショルド電圧ＶT の低下の度合は、
前記バックゲート３０におけるその領域の大きさやその
イオン濃度に依存している。
素イオン注入によってＰウエル２２が形成されている。
又、該Ｐウエル２２には、ソース領域２４と、ドレン領
域２６と、ゲート２８とによるn チャネルＭＯＳトラン
ジスタが形成されている。又、前記ゲート２８の下方に
はヒ素イオンの注入によりバックゲート３０が形成され
ている。ＤＭＯＳトランジスタにおけるＭＯＳトランジ
スタに対するスレッショルド電圧ＶT の低下の度合は、
前記バックゲート３０におけるその領域の大きさやその
イオン濃度に依存している。
【００３７】又、前記スレッショルド電圧ＶT より高い
電圧ＶGSでの前記図５のグラフの傾きによって示される
ＭＯＳトランジスタの貫通電流の増加の度合は、そのＭ
ＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比、即
ちＷ／Ｌ比によって定まる。
電圧ＶGSでの前記図５のグラフの傾きによって示される
ＭＯＳトランジスタの貫通電流の増加の度合は、そのＭ
ＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比、即
ちＷ／Ｌ比によって定まる。
【００３８】なお、前記n チャネルＤＭＯＳトランジス
タについては、前記図６に示される構造以外にも知られ
ている。例えば、前記図６の前記ソース領域２４と前記
ドレン領域２６と前記ゲート２８との下方の基板上に、
Ｎウェルを形成し、これにより前記スレッショルド電圧
ＶT を低下させるという構造のn チャネルＤＭＯＳトラ
ンジスタがある。このような構造のn チャネルＤＭＯＳ
トランジスタでは、前記図６の構造のn チャネルＤＭＯ
Ｓトランジスタにおける前述のようなバックゲート３０
の形成が不要であり、このための前述のヒ素イオン注入
工程を省くことができる。本願の第２発明の前記ＭＯＳ
ダイオードには、このような構造のn チャネルＤＭＯＳ
トランジスタをも用いることができることは言うまでも
ない。
タについては、前記図６に示される構造以外にも知られ
ている。例えば、前記図６の前記ソース領域２４と前記
ドレン領域２６と前記ゲート２８との下方の基板上に、
Ｎウェルを形成し、これにより前記スレッショルド電圧
ＶT を低下させるという構造のn チャネルＤＭＯＳトラ
ンジスタがある。このような構造のn チャネルＤＭＯＳ
トランジスタでは、前記図６の構造のn チャネルＤＭＯ
Ｓトランジスタにおける前述のようなバックゲート３０
の形成が不要であり、このための前述のヒ素イオン注入
工程を省くことができる。本願の第２発明の前記ＭＯＳ
ダイオードには、このような構造のn チャネルＤＭＯＳ
トランジスタをも用いることができることは言うまでも
ない。
【００３９】以上説明した通り、前記第１実施例〜第４
実施例によれば、比較的一般的な半導体集積回路製造プ
ロセスで作り込むことができる接合型ダイオードやＭＯ
Ｓダイオードを用いて電圧分割回路を作り込むことがで
きる。又、その特性は、前記単結晶シリコン抵抗や前記
多結晶シリコン抵抗を用いたものに比べ、精度をより向
上させることができる。又、従来の電圧分割回路におい
て用いられていた抵抗では、その電流量に耐えるだけの
抵抗配線幅が必要であり、集積回路面積が大きくなりが
ちであった。特に、８ビットの並列比較型Ａ／Ｄ変換器
では、このような抵抗を合計２５５個も必要となり、集
積回路面積の増大という問題が生じてしまう。しかしな
がら、前記第２実施例〜第４実施例のようなＭＯＳダイ
オードを用いた場合には、その電流量は前記Ｗ／Ｌ比に
よって定まるものであり、集積回路面積をより低減する
ことができる。
実施例によれば、比較的一般的な半導体集積回路製造プ
ロセスで作り込むことができる接合型ダイオードやＭＯ
Ｓダイオードを用いて電圧分割回路を作り込むことがで
きる。又、その特性は、前記単結晶シリコン抵抗や前記
多結晶シリコン抵抗を用いたものに比べ、精度をより向
上させることができる。又、従来の電圧分割回路におい
て用いられていた抵抗では、その電流量に耐えるだけの
抵抗配線幅が必要であり、集積回路面積が大きくなりが
ちであった。特に、８ビットの並列比較型Ａ／Ｄ変換器
では、このような抵抗を合計２５５個も必要となり、集
積回路面積の増大という問題が生じてしまう。しかしな
がら、前記第２実施例〜第４実施例のようなＭＯＳダイ
オードを用いた場合には、その電流量は前記Ｗ／Ｌ比に
よって定まるものであり、集積回路面積をより低減する
ことができる。
【００４０】
【発明の効果】以上説明した通り、本発明によれば、直
流電圧である前記レファレンス電圧Ｖ REF の分割電圧を
得る電圧分割回路を備えた半導体集積回路において、比
較的一般的な半導体集積回路製造プロセスで製造するこ
とができ、前記分割電圧の精度をより向上させることが
できる半導体集積回路を提供することができるという優
れた効果を得ることができる。
流電圧である前記レファレンス電圧Ｖ REF の分割電圧を
得る電圧分割回路を備えた半導体集積回路において、比
較的一般的な半導体集積回路製造プロセスで製造するこ
とができ、前記分割電圧の精度をより向上させることが
できる半導体集積回路を提供することができるという優
れた効果を得ることができる。
【図１】本願の第１発明が適用された第１実施例の半導
体集積回路の電圧分割回路の電気回路図
体集積回路の電圧分割回路の電気回路図
【図２】本願の第２発明が適用された第２実施例の半導
体集積回路の電圧分割回路の電気回路図
体集積回路の電圧分割回路の電気回路図
【図３】本願の第２発明が適用された第３実施例の半導
体集積回路の電圧分割回路の電気回路図
体集積回路の電圧分割回路の電気回路図
【図４】本願の第２発明が適用された第４実施例の半導
体集積回路の電圧分割回路の電気回路図
体集積回路の電圧分割回路の電気回路図
【図５】前記第２実施例に用いられるn チャネルＭＯＳ
トランジスタ及び前記第４実施例に用いられる前記n チ
ャネルＤＭＯＳトランジスタの特性を示すグラフ
トランジスタ及び前記第４実施例に用いられる前記n チ
ャネルＤＭＯＳトランジスタの特性を示すグラフ
【図６】前記第４実施例に用いられる前記n チャネルＤ
ＭＯＳトランジスタの構造を示す断面図
ＭＯＳトランジスタの構造を示す断面図
【図７】従来の電圧分割回路を用いたＡ／Ｄ変換器の入
力部分の電気回路図
力部分の電気回路図
１０…電圧分割回路 Ｃ０〜Ｃn …コンパレータ Ｄ１〜Ｄn …接合型ダイオード Ｔ１〜Ｔn …ＭＯＳトランジスタ ＶREF+…レファレンス電圧ＶREF のプラスが接続される
端子 ＶREF-…前記レファレンス電圧ＶREF のマイナスが接続
される端子 Ｖ０〜Ｖn …分割電圧の端子 ＶIN…Ａ／Ｄ変換されるアナログ信号の入力端子
端子 ＶREF-…前記レファレンス電圧ＶREF のマイナスが接続
される端子 Ｖ０〜Ｖn …分割電圧の端子 ＶIN…Ａ／Ｄ変換されるアナログ信号の入力端子
Claims (3)
- 【請求項１】直流電圧であるレファレンス電圧ＶREF の
分割電圧を得る電圧分割回路を備えた半導体集積回路に
おいて、 所定数個の接合型ダイオードを、その順電流方向が全て
同一方向となるように直列に接続し、 該直列接続されたものの両端に、その順電流方向とは逆
方向となるように前記レファレンス電圧ＶREF を接続す
ることにより、 前記接合型ダイオードが相互に接続された接続点から前
記分割電圧を得られるようにしたことを特徴とする半導
体集積回路。 - 【請求項２】直流電圧であるレファレンス電圧ＶREF の
分割電圧を得る電圧分割回路を備えた半導体集積回路に
おいて、 所定数個のＭＯＳダイオードを、その順電流方向が全て
同一方向となるように直列に接続し、 該直列接続されたものの両端に、その順電流方向と同一
方向となるように前記レファレンス電圧ＶREF を接続す
ることにより、 前記ＭＯＳダイオードが相互に接続された接続点から前
記分割電圧を得られるようにしたことを特徴とする半導
体集積回路。 - 【請求項３】請求項２において、 前記ＭＯＳダイオードが、ＤＭＯＳダイオードであるこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18938092A JPH0637337A (ja) | 1992-07-16 | 1992-07-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18938092A JPH0637337A (ja) | 1992-07-16 | 1992-07-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637337A true JPH0637337A (ja) | 1994-02-10 |
Family
ID=16240349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18938092A Pending JPH0637337A (ja) | 1992-07-16 | 1992-07-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703494A (en) * | 1994-11-09 | 1997-12-30 | Tokyo Electron Limited | Probing test apparatus |
| JP2010068261A (ja) * | 2008-09-11 | 2010-03-25 | Mitsubishi Electric Corp | カスコード回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916364A (ja) * | 1982-07-19 | 1984-01-27 | Hitachi Ltd | Ｍｉｓ形半導体ｉｃの信号入力回路 |
| JPS63282815A (ja) * | 1987-05-15 | 1988-11-18 | Toshiba Corp | 基準電位発生回路 |
| JPH02214142A (ja) * | 1989-02-14 | 1990-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-07-16 JP JP18938092A patent/JPH0637337A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916364A (ja) * | 1982-07-19 | 1984-01-27 | Hitachi Ltd | Ｍｉｓ形半導体ｉｃの信号入力回路 |
| JPS63282815A (ja) * | 1987-05-15 | 1988-11-18 | Toshiba Corp | 基準電位発生回路 |
| JPH02214142A (ja) * | 1989-02-14 | 1990-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703494A (en) * | 1994-11-09 | 1997-12-30 | Tokyo Electron Limited | Probing test apparatus |
| JP2010068261A (ja) * | 2008-09-11 | 2010-03-25 | Mitsubishi Electric Corp | カスコード回路 |
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