JPH03296319A - Ｃｒ発振回路を備えた半導体装置 - Google Patents
Ｃｒ発振回路を備えた半導体装置Info
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- JPH03296319A JPH03296319A JP2099097A JP9909790A JPH03296319A JP H03296319 A JPH03296319 A JP H03296319A JP 2099097 A JP2099097 A JP 2099097A JP 9909790 A JP9909790 A JP 9909790A JP H03296319 A JPH03296319 A JP H03296319A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＲ発振回路を内蔵した半導体装置に関し、
特に、ＣＲ発振回路における発振用高抵抗の構成に関す
るものである。
特に、ＣＲ発振回路における発振用高抵抗の構成に関す
るものである。
従来、半導体装置内に形成されるＣＲ発振回路としては
、第５図に示すように、３組のインバータ回路Ｘ、Ｙ、
Ｚ、容量Ｃ及び抵抗Ｒから無安定マルチバイブレータ−
を構成するものが知られている。このうちインバータ回
路ｘ、ｙ、ｚは半導体集積回路内に形成されたＭＯＳＦ
ＥＴで構成されるが、容量Ｃ及び抵抗Ｒは、通常、所望
の容量値及び抵抗値が半導体装置内では得られにくいこ
とから、単体部品を半導体装置に外付けして回路構成を
していた。
、第５図に示すように、３組のインバータ回路Ｘ、Ｙ、
Ｚ、容量Ｃ及び抵抗Ｒから無安定マルチバイブレータ−
を構成するものが知られている。このうちインバータ回
路ｘ、ｙ、ｚは半導体集積回路内に形成されたＭＯＳＦ
ＥＴで構成されるが、容量Ｃ及び抵抗Ｒは、通常、所望
の容量値及び抵抗値が半導体装置内では得られにくいこ
とから、単体部品を半導体装置に外付けして回路構成を
していた。
しかし、現在、装置の小型化の要請から、容量Ｃ及び抵
抗Ｒも半導体基板内に内蔵する必要性が高まっており、
これらを半導体装置内に形成する場合に、−船釣には、
容量素子としてＭＯＳＦＥＴのゲート・基板間容量が用
いられ、抵抗素子として拡散層、ポリシリコン層等から
なる層抵抗又はＦＥＴのチャネル抵抗が用いられている
。
抗Ｒも半導体基板内に内蔵する必要性が高まっており、
これらを半導体装置内に形成する場合に、−船釣には、
容量素子としてＭＯＳＦＥＴのゲート・基板間容量が用
いられ、抵抗素子として拡散層、ポリシリコン層等から
なる層抵抗又はＦＥＴのチャネル抵抗が用いられている
。
〔発明が解決しようとする課題］
しかしながら、ＣＲ発振回路における容量Ｃと抵抗Ｒを
半導体装置内に形成しようとする場合には以下の点で問
題がある。すなわち、容量Ｃとして用いるＭＯＳＦＥＴ
のゲート・基板間の容量値は一般に極めて小さく、その
結果、ＣＲ発振回路用の抵抗Ｒとしては、通常、数十に
Ω〜数百にΩ程度の高抵抗が必要となる。しかし、これ
を層抵抗で形成しようとする場合には、抵抗層の長さと
幅の比を大きく採る必要があるため、その基板上の占有
面積が大きくなり、また、この占有面を制限するために
幅や厚さを小さくすると、加工誤差により抵抗値の精度
が悪化する。一方、ＭＯＳＦＥＴのチャネル抵抗を利用
する場合には、ドレイン・ソース電圧が高くなり素子が
飽和領域に達するとＩ−Ｖ特性が直線から外れる、すな
わち、抵抗値の直線性が悪いという問題点がある。これ
らの結果、製造したＣＲ発振回路の発振周波数のばらつ
き、波形の歪を生じ、周波数の設定を困難にするととも
に、何れの抵抗においても抵抗値に温度依存性を有する
ことから発振周波数の安定性に欠け、更に、−度回路構
成した後には抵抗値を修正、制御できないという問題点
があった。
半導体装置内に形成しようとする場合には以下の点で問
題がある。すなわち、容量Ｃとして用いるＭＯＳＦＥＴ
のゲート・基板間の容量値は一般に極めて小さく、その
結果、ＣＲ発振回路用の抵抗Ｒとしては、通常、数十に
Ω〜数百にΩ程度の高抵抗が必要となる。しかし、これ
を層抵抗で形成しようとする場合には、抵抗層の長さと
幅の比を大きく採る必要があるため、その基板上の占有
面積が大きくなり、また、この占有面を制限するために
幅や厚さを小さくすると、加工誤差により抵抗値の精度
が悪化する。一方、ＭＯＳＦＥＴのチャネル抵抗を利用
する場合には、ドレイン・ソース電圧が高くなり素子が
飽和領域に達するとＩ−Ｖ特性が直線から外れる、すな
わち、抵抗値の直線性が悪いという問題点がある。これ
らの結果、製造したＣＲ発振回路の発振周波数のばらつ
き、波形の歪を生じ、周波数の設定を困難にするととも
に、何れの抵抗においても抵抗値に温度依存性を有する
ことから発振周波数の安定性に欠け、更に、−度回路構
成した後には抵抗値を修正、制御できないという問題点
があった。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、ＣＲ発振回路に用いられる抵抗Ｒを層抵抗と
ＭＯＳ等のゲート制御素子のチャネル抵抗との直列接続
部で構成することにより、半導体装置内に高精度の高抵
抗を形成可能とし、更に、その抵抗値を変更制御するこ
とによって、温度補償された、しかも発振周波数の変更
可能な半導体装置を提供することにある。
の課題は、ＣＲ発振回路に用いられる抵抗Ｒを層抵抗と
ＭＯＳ等のゲート制御素子のチャネル抵抗との直列接続
部で構成することにより、半導体装置内に高精度の高抵
抗を形成可能とし、更に、その抵抗値を変更制御するこ
とによって、温度補償された、しかも発振周波数の変更
可能な半導体装置を提供することにある。
上記問題点を解決するために、本発明が講じた手段は、
半導体装置内のＣＲ発振回路の抵抗部として、層抵抗と
ゲート制御可変抵抗との直列接続部から構成される発振
用抵抗回路部を設けるものである。ここで、発振用抵抗
回路部には、複数の層抵抗及びゲート制御可変抵抗が接
続される場合も含まれ、また、ゲート制御可変抵抗には
、Ｊ−ＦＥＴＳｎチャネルＭＯ３ＦＥＴ又はｐチャネル
ＭＯ３ＦＥＴ、相補型アナログスイッチ等を用いる場合
が含まれる。
半導体装置内のＣＲ発振回路の抵抗部として、層抵抗と
ゲート制御可変抵抗との直列接続部から構成される発振
用抵抗回路部を設けるものである。ここで、発振用抵抗
回路部には、複数の層抵抗及びゲート制御可変抵抗が接
続される場合も含まれ、また、ゲート制御可変抵抗には
、Ｊ−ＦＥＴＳｎチャネルＭＯ３ＦＥＴ又はｐチャネル
ＭＯ３ＦＥＴ、相補型アナログスイッチ等を用いる場合
が含まれる。
上記のＣＲ発振回路には、ゲート制御可変抵抗のゲート
電位を供給してゲート制御可変抵抗の抵抗値に負の温度
係数を付与すべき温度補償用回路部を設ける場合があり
、また、デジタル信号入力に基づいてゲート制御可変抵
抗のゲート電位を変更制御すべきＤ／Ａ変換回路部を設
ける場合もある。
電位を供給してゲート制御可変抵抗の抵抗値に負の温度
係数を付与すべき温度補償用回路部を設ける場合があり
、また、デジタル信号入力に基づいてゲート制御可変抵
抗のゲート電位を変更制御すべきＤ／Ａ変換回路部を設
ける場合もある。
発振用抵抗回路部においては、上記の層抵抗及びゲート
制御可変抵抗に対して、同一構成でかつ同一の特性を備
えた一組の層抵抗及びゲート制御型可変抵抗を対称的に
配列するように直列接続する場合がある。例えば上記の
層抵抗及びゲート制御可変抵抗が、１つの層抵抗と１つ
のゲート制御可変抵抗によって構成されている場合には
、層抵抗、ゲート制御可変抵抗、ゲート制御可変抵抗、
層抵抗の順、あるいは、ゲート制御可変抵抗、層抵抗、
層抵抗、ゲート制御可変抵抗の順、となるように直列接
続するものである。
制御可変抵抗に対して、同一構成でかつ同一の特性を備
えた一組の層抵抗及びゲート制御型可変抵抗を対称的に
配列するように直列接続する場合がある。例えば上記の
層抵抗及びゲート制御可変抵抗が、１つの層抵抗と１つ
のゲート制御可変抵抗によって構成されている場合には
、層抵抗、ゲート制御可変抵抗、ゲート制御可変抵抗、
層抵抗の順、あるいは、ゲート制御可変抵抗、層抵抗、
層抵抗、ゲート制御可変抵抗の順、となるように直列接
続するものである。
更に、上記の回路構成において、ゲート制御可変抵抗と
して、ｎチャネルのＦＥＴ及びＰチャネルのＦＥＴから
なる相補型（コンプリメンタリ）アナログスイッチを用
いる場合もある。
して、ｎチャネルのＦＥＴ及びＰチャネルのＦＥＴから
なる相補型（コンプリメンタリ）アナログスイッチを用
いる場合もある。
かかる手段によれば、層抵抗とゲート制御可変抵抗とを
設けることによって、層抵抗（単数又は複数）を、半導
体装置内の限定領域内において精度良く形成できる程度
の低い抵抗値で形成して、これに、高抵抗を得ることの
できるゲート制御可変抵抗（単数又は複数）を直列接続
することによって、半導体装置内における占有面積をそ
れ程増加させることなく、精度の良い高抵抗を形成する
ことができる。しかも、ゲート制御可変抵抗の課題であ
る抵抗値の直線性は、層抵抗の直線性の寄与と、層抵抗
の電圧降下のためにゲート制御可変抵抗の印加電圧が低
減されることによって、従来よりも向上する。
設けることによって、層抵抗（単数又は複数）を、半導
体装置内の限定領域内において精度良く形成できる程度
の低い抵抗値で形成して、これに、高抵抗を得ることの
できるゲート制御可変抵抗（単数又は複数）を直列接続
することによって、半導体装置内における占有面積をそ
れ程増加させることなく、精度の良い高抵抗を形成する
ことができる。しかも、ゲート制御可変抵抗の課題であ
る抵抗値の直線性は、層抵抗の直線性の寄与と、層抵抗
の電圧降下のためにゲート制御可変抵抗の印加電圧が低
減されることによって、従来よりも向上する。
ここで、ゲート制御可変抵抗は、ゲート電位によってチ
ャネル抵抗を変化させることが可能であり、この結果、
温度補償用回路部により抵抗値の温度依存性を打ち消す
ことが可能であり、また、Ｄ／Ａ変換回路部によりＣＲ
発振回路の発振周波数を変更することも可能となる。
ャネル抵抗を変化させることが可能であり、この結果、
温度補償用回路部により抵抗値の温度依存性を打ち消す
ことが可能であり、また、Ｄ／Ａ変換回路部によりＣＲ
発振回路の発振周波数を変更することも可能となる。
発振用抵抗回路部を２組の層抵抗及びゲート制御可変か
らなる対称配列の直列接続部で構成した場合には、発振
用抵抗回路部全体の抵抗値の電流方向に対する対称性が
得られ、ＣＲ発振回路の容量の充放電に伴う発振波形の
立ち上がりと立ち下がりの時定数を等しくすることがで
きる。この結果、発振周波数の設定が得られやすくなり
、衝撃係数（ｄｕｔｙ ｆａｃｔｏｒ）が５０％に近
い波形を得ることが可能となる。
らなる対称配列の直列接続部で構成した場合には、発振
用抵抗回路部全体の抵抗値の電流方向に対する対称性が
得られ、ＣＲ発振回路の容量の充放電に伴う発振波形の
立ち上がりと立ち下がりの時定数を等しくすることがで
きる。この結果、発振周波数の設定が得られやすくなり
、衝撃係数（ｄｕｔｙ ｆａｃｔｏｒ）が５０％に近
い波形を得ることが可能となる。
更に、ＣＲ発振回路内の電位変動に基づいてゲート・ソ
ース電圧が変動し、この変動からチャネル抵抗値の変調
が生ずるが、ゲート制御可変抵抗として相補型アナログ
スイッチを用いる場合には、逆導電型のチャネルが補償
し合うことによってこの変調が防止される。
ース電圧が変動し、この変動からチャネル抵抗値の変調
が生ずるが、ゲート制御可変抵抗として相補型アナログ
スイッチを用いる場合には、逆導電型のチャネルが補償
し合うことによってこの変調が防止される。
（実施例〕
次に、添付図面を参照して、本発明の詳細な説明する。
く第１実施例〉
第１図に第１実施例の回路図を示す。半導体集積回路内
に、ＭＯＳインバータｘ、ｙ、ｚを３段に接続し、これ
にコンデンサー〇が並列に接続されている。ここで、Ｃ
Ｒ発振回路の抵抗として、発振用高抵抗回路１が並列に
接続されている。この発振用高抵抗回路１には、それぞ
れ同一特性を有する２組の高精度層抵抗Ｒ，，Ｒｚ及び
相補型ＭＯＳアナログスイッチＳ、、Ｓ、が直列に接続
されており、相補型ＭＯＳアナログスイッチＳｔ。
に、ＭＯＳインバータｘ、ｙ、ｚを３段に接続し、これ
にコンデンサー〇が並列に接続されている。ここで、Ｃ
Ｒ発振回路の抵抗として、発振用高抵抗回路１が並列に
接続されている。この発振用高抵抗回路１には、それぞ
れ同一特性を有する２組の高精度層抵抗Ｒ，，Ｒｚ及び
相補型ＭＯＳアナログスイッチＳ、、Ｓ、が直列に接続
されており、相補型ＭＯＳアナログスイッチＳｔ。
Ｓ２は、それぞれ、ｎチャネルＭＯＳＦＥＴ Ｎ。
とｐチャネルＭＯ３ＦＥＴ Ｐ、 、ｎチャネル抵抗
Ｓ Ｆ Ｅ Ｔ Ｎ ｔとＰ−１−＋ｌＬ、ＭＯ５
ＦＥＴ ｐｔで構成されている。ｐチャネルＭＯ３Ｆ
ＥＴＰ、、Ｐ、のゲート電極には、温度補償用ゲート電
圧制御回路２の出力電位■、が入力され、ｎチャネルＭ
ＯＳＦＥＴ Ｎ、、ＮＺのゲート電極には温度補償用
ゲート電圧制御回路３の出力電位■、が入力される。温
度補償用ゲート電圧制御回路２には、飽和領域にて定電
流源として機能する定電流供給用ＭＯ３ＦＥＴ２−１と
ダイオード接続されたｎチャネルＭＯＳＦＥＴ２−２．
２−３．２−４とが直列に接続されており、また、温度
補償用ゲート電圧制御回路３には、定電流源として機能
する定電流供給用ＭＯ３ＦＥＴ３−１とダイオード接続
されたｐチャネルＭＯ３ＦＥＴ３−２゜３−３．３−４
とが直列に接続されている。これらの温度補償用ゲート
電圧制御回路２及び３には、ともに電源電圧■。。が印
加される。
Ｓ Ｆ Ｅ Ｔ Ｎ ｔとＰ−１−＋ｌＬ、ＭＯ５
ＦＥＴ ｐｔで構成されている。ｐチャネルＭＯ３Ｆ
ＥＴＰ、、Ｐ、のゲート電極には、温度補償用ゲート電
圧制御回路２の出力電位■、が入力され、ｎチャネルＭ
ＯＳＦＥＴ Ｎ、、ＮＺのゲート電極には温度補償用
ゲート電圧制御回路３の出力電位■、が入力される。温
度補償用ゲート電圧制御回路２には、飽和領域にて定電
流源として機能する定電流供給用ＭＯ３ＦＥＴ２−１と
ダイオード接続されたｎチャネルＭＯＳＦＥＴ２−２．
２−３．２−４とが直列に接続されており、また、温度
補償用ゲート電圧制御回路３には、定電流源として機能
する定電流供給用ＭＯ３ＦＥＴ３−１とダイオード接続
されたｐチャネルＭＯ３ＦＥＴ３−２゜３−３．３−４
とが直列に接続されている。これらの温度補償用ゲート
電圧制御回路２及び３には、ともに電源電圧■。。が印
加される。
ＣＲ発振回路の抵抗値は、発振用高抵抗回路１における
高精度層抵抗Ｒ，，Ｒ，の各抵抗値、及び相補型ＭＯＳ
アナログスイッチＳｔ、Ｓｚを構成する各ＭＯ３ＦＥＴ
Ｐ ｌ、Ｐｇ 、Ｎｒ 、ＮＺのチャネル抵抗値の
総和で与えられる。一方、温度補償用ゲート電圧制御回
路２及び３においては、定電流供給用ＭＯ３ＦＥＴ２−
１及び３−１が一定値の電流をダイオード接続されたＭ
ＯＳＦＥＴ２−２．２−３．２−４．及び３−２．３−
３゜３−４に供給し、これらのＭＯＳＦＥＴは、通常の
ダイオードと同様の電流電圧特性を示し、順バイアス状
態で動作する。ここに、これらのダイオード接続された
ＭＯＳＦＥＴにおいては、その順方向電圧降下Ｖ、の値
が負の温度係数を有する。
高精度層抵抗Ｒ，，Ｒ，の各抵抗値、及び相補型ＭＯＳ
アナログスイッチＳｔ、Ｓｚを構成する各ＭＯ３ＦＥＴ
Ｐ ｌ、Ｐｇ 、Ｎｒ 、ＮＺのチャネル抵抗値の
総和で与えられる。一方、温度補償用ゲート電圧制御回
路２及び３においては、定電流供給用ＭＯ３ＦＥＴ２−
１及び３−１が一定値の電流をダイオード接続されたＭ
ＯＳＦＥＴ２−２．２−３．２−４．及び３−２．３−
３゜３−４に供給し、これらのＭＯＳＦＥＴは、通常の
ダイオードと同様の電流電圧特性を示し、順バイアス状
態で動作する。ここに、これらのダイオード接続された
ＭＯＳＦＥＴにおいては、その順方向電圧降下Ｖ、の値
が負の温度係数を有する。
すなわち、環境温度が上昇すると順方向電圧降下■２の
値は減少する。したがって、温度補償用ゲート電位制御
回路２の出力電位Ｖ、は温度の上昇とともに低下し、温
度補償用ゲート電位制御回路３の出力電位ＶＮは温度の
上昇とともに上昇する。
値は減少する。したがって、温度補償用ゲート電位制御
回路２の出力電位Ｖ、は温度の上昇とともに低下し、温
度補償用ゲート電位制御回路３の出力電位ＶＮは温度の
上昇とともに上昇する。
この結果、第３図に示すように、出力電位ｖｌ−が入力
されているＰチャネルＭＯ３ＦＦＴ Ｐ、。
されているＰチャネルＭＯ３ＦＦＴ Ｐ、。
Ｐ２のゲート電位■７は低下し、また、ｎチャネルＭＯ
ＳＦＥＴ Ｎ、、Ｎｚ （７）ゲート電位Ｖ、は上昇
し、結局、どちらのチャネル抵抗も減少する。
ＳＦＥＴ Ｎ、、Ｎｚ （７）ゲート電位Ｖ、は上昇
し、結局、どちらのチャネル抵抗も減少する。
したがって、ダイオード接続されたＭＯＳＦＥＴの数、
電源電圧又はＭＯＳＦＥＴ２−１．３−１を流れる電流
量等を変えて、チャネル抵抗の負の温度係数を適切に調
整することにより、正の温度係数を有する発振用高抵抗
回路１全体としての抵抗値の温度依存性を完全に打ち消
すことが可能となる。
電源電圧又はＭＯＳＦＥＴ２−１．３−１を流れる電流
量等を変えて、チャネル抵抗の負の温度係数を適切に調
整することにより、正の温度係数を有する発振用高抵抗
回路１全体としての抵抗値の温度依存性を完全に打ち消
すことが可能となる。
高精度層抵抗Ｒｒ、Ｒｔと相補型ＭＯＳアナログスイッ
チＳ、、Ｓ、とを直列接続したことによって、相補型Ｍ
ＯＳアナログスイッチＳ、、Ｓ。
チＳ、、Ｓ、とを直列接続したことによって、相補型Ｍ
ＯＳアナログスイッチＳ、、Ｓ。
の高いチャネル抵抗により高精度層抵抗Ｒ＋、Ｒｚの抵
抗値は小さい値で足りるため、層抵抗の占有面積を制限
しても抵抗値の精度を保つことができる。また、高精度
層抵抗Ｒ，，Ｒ，の電圧降下によって相補型ＭＯＳアナ
ログスイッチＳｔ、Ｓｚのチャネル印加電圧が低減され
るため、その印加電圧がＭＯＳＦＥＴの線型領域内に留
まるように設定することができる。このようにしてチャ
ネル抵抗を用いる場合に問題となる抵抗値の直線性の悪
化も防止することができる。
抗値は小さい値で足りるため、層抵抗の占有面積を制限
しても抵抗値の精度を保つことができる。また、高精度
層抵抗Ｒ，，Ｒ，の電圧降下によって相補型ＭＯＳアナ
ログスイッチＳｔ、Ｓｚのチャネル印加電圧が低減され
るため、その印加電圧がＭＯＳＦＥＴの線型領域内に留
まるように設定することができる。このようにしてチャ
ネル抵抗を用いる場合に問題となる抵抗値の直線性の悪
化も防止することができる。
この実施例では、相補型ＭＯＳアナログスイッチｓ、、
Ｓ２を採用している。したがって、コンデンサーＣの充
放電に伴う電位変化によりＭＯＳＦＥＴのゲート・ソー
ス電位が変動し、ＭＯＳＦＥＴのチャネル抵抗が変調し
た場合においても、ｎチャネルＭＯＳＦＥＴとｎチャネ
ルＭＯＳＦＥＴの抵抗変調が相殺することにより、発振
用高抵抗回路１全体の抵抗値の変調を防止することがで
きる。
Ｓ２を採用している。したがって、コンデンサーＣの充
放電に伴う電位変化によりＭＯＳＦＥＴのゲート・ソー
ス電位が変動し、ＭＯＳＦＥＴのチャネル抵抗が変調し
た場合においても、ｎチャネルＭＯＳＦＥＴとｎチャネ
ルＭＯＳＦＥＴの抵抗変調が相殺することにより、発振
用高抵抗回路１全体の抵抗値の変調を防止することがで
きる。
また、発振用高抵抗回路１において、高精度層抵抗Ｒ１
と相補型ＭＯＳアナログスイッチＳｌの直列接続部のみ
で回路構成する場合には、回路の抵抗値は方向性を有す
る。すなわち、回路に絶対値の等しい正負の電圧が印加
された場合、高精度層抵抗Ｒ１の電圧降下のために電圧
の方向によって相補型ＭＯＳアナログスイッチＳＩの電
位が異なり、そのゲート・ソース電圧が変わることによ
ってチャネル抵抗も変わる。これに対して本実施例では
、同一特性を備えた相補型ＭＯＳアナログスイッチＳ２
と高精度層抵抗Ｒ８の直列接続部を対称となるように配
置しているので、相補型ＭＯＳアナログスイッチＳ１及
びＳ２のチャネル抵抗値の和は、発振用高抵抗回路１に
加わる電圧の方向に依存せず、電流方向に対して対称的
な値を採り、発振用高抵抗回路１全体の抵抗値も対称と
なる。その結果、電流の方向によりＣＲ発振回路の時定
数が異なる事態を回避することができ、対称で５０％に
近い衝撃係数を有するＣＲ発振回路の出力波形を得るこ
とができる。また、抵抗値の方向性を除去したことから
、製造した回路の発振周波数は、ＣＲＯ値によって設定
した周波数からずれることが少なくなり、従来よりも発
振周波数の設定が容易になる。
と相補型ＭＯＳアナログスイッチＳｌの直列接続部のみ
で回路構成する場合には、回路の抵抗値は方向性を有す
る。すなわち、回路に絶対値の等しい正負の電圧が印加
された場合、高精度層抵抗Ｒ１の電圧降下のために電圧
の方向によって相補型ＭＯＳアナログスイッチＳＩの電
位が異なり、そのゲート・ソース電圧が変わることによ
ってチャネル抵抗も変わる。これに対して本実施例では
、同一特性を備えた相補型ＭＯＳアナログスイッチＳ２
と高精度層抵抗Ｒ８の直列接続部を対称となるように配
置しているので、相補型ＭＯＳアナログスイッチＳ１及
びＳ２のチャネル抵抗値の和は、発振用高抵抗回路１に
加わる電圧の方向に依存せず、電流方向に対して対称的
な値を採り、発振用高抵抗回路１全体の抵抗値も対称と
なる。その結果、電流の方向によりＣＲ発振回路の時定
数が異なる事態を回避することができ、対称で５０％に
近い衝撃係数を有するＣＲ発振回路の出力波形を得るこ
とができる。また、抵抗値の方向性を除去したことから
、製造した回路の発振周波数は、ＣＲＯ値によって設定
した周波数からずれることが少なくなり、従来よりも発
振周波数の設定が容易になる。
〈第２実施例〉
第２図に本発明の第２の実施例の回路を示す。
なお、第１実施例と同一の部分は同一の符号を付し、そ
の説明は省略する。この実施例では、Ｄ／Ａ変換回路５
及び６の出力電位ＣＰ、ＣＭが、それぞれ、ｎチャネル
ＭＯＳＦＥＴ Ｐ、、Ｐ、及びｎチャネルＭＯＳＦＥ
Ｔ Ｎ、、Ｎｇのゲート電極に入力されている。Ｄ／
Ａ変換回路５及び６ニオいては、２ｔｏ４デコ一ド回路
４にて２ビットデジタル信号から４ビットデジタル信号
に変換され、この信号によって、内部に設置されたｎチ
ャネルＭＯ３ＦＥ７５−２．５−３．５−４．５−５及
びｐチャネルＭＯ３ＦＥ７６−２．６−３゜６−４．６
−５が開閉制御されるようになっており、これらのＭＯ
ＳＦＥＴに定電流供給用ＭＯ３ＦＥＴ５−１又は６−１
から供給された所定電流により、第４図に示すように、
ｎチャネルＭＯＳＦＥＴ Ｐ、、Ｐ、及びｎチャネル
ＭＯ３ＦＥＴＮ＋、ｒ’ｈのゲート電位を、それぞれ４
段階に調整することができる。この結果、ＣＲ発振回路
の発振周波数を２ビットデジタル信号によって変更制御
することができる。
の説明は省略する。この実施例では、Ｄ／Ａ変換回路５
及び６の出力電位ＣＰ、ＣＭが、それぞれ、ｎチャネル
ＭＯＳＦＥＴ Ｐ、、Ｐ、及びｎチャネルＭＯＳＦＥ
Ｔ Ｎ、、Ｎｇのゲート電極に入力されている。Ｄ／
Ａ変換回路５及び６ニオいては、２ｔｏ４デコ一ド回路
４にて２ビットデジタル信号から４ビットデジタル信号
に変換され、この信号によって、内部に設置されたｎチ
ャネルＭＯ３ＦＥ７５−２．５−３．５−４．５−５及
びｐチャネルＭＯ３ＦＥ７６−２．６−３゜６−４．６
−５が開閉制御されるようになっており、これらのＭＯ
ＳＦＥＴに定電流供給用ＭＯ３ＦＥＴ５−１又は６−１
から供給された所定電流により、第４図に示すように、
ｎチャネルＭＯＳＦＥＴ Ｐ、、Ｐ、及びｎチャネル
ＭＯ３ＦＥＴＮ＋、ｒ’ｈのゲート電位を、それぞれ４
段階に調整することができる。この結果、ＣＲ発振回路
の発振周波数を２ビットデジタル信号によって変更制御
することができる。
以上説明したように、本発明は、ＣＲ発振回路を備えた
半導体装置において、発振用抵抗回路部として、層抵抗
とゲート制御可変抵抗との直列接続部を構成したことに
特徴を有するので、以下の効果を奏する。
半導体装置において、発振用抵抗回路部として、層抵抗
とゲート制御可変抵抗との直列接続部を構成したことに
特徴を有するので、以下の効果を奏する。
■ 層抵抗とゲート制御可変抵抗との直列接続によって
、半導体装置内に容易に高抵抗を形成できるようになり
、占有面積の増大を招くことなく、抵抗値の精度を向上
させることができる。しかも、層抵抗値の重畳によって
、ゲート制御可変抵抗を単独で用いる場合よりも抵抗値
の直線性が向上する。
、半導体装置内に容易に高抵抗を形成できるようになり
、占有面積の増大を招くことなく、抵抗値の精度を向上
させることができる。しかも、層抵抗値の重畳によって
、ゲート制御可変抵抗を単独で用いる場合よりも抵抗値
の直線性が向上する。
■ ゲート制御可変抵抗のゲート電位を変更調整する回
路を構成することにより、発振用抵抗回路部の温度依存
性を相殺し、或いは、発振周波数を変更することが可能
となる。
路を構成することにより、発振用抵抗回路部の温度依存
性を相殺し、或いは、発振周波数を変更することが可能
となる。
■ それぞれ２組の層抵抗とゲート制御可変抵抗とを対
称配置する場合には、発振用抵抗回路部の抵抗値を電流
方向に対して、対称とすることができ、発振周波数の設
定を容易にするとともに、出力される発振波の衝撃係数
を５０％に近くすることができる。
称配置する場合には、発振用抵抗回路部の抵抗値を電流
方向に対して、対称とすることができ、発振周波数の設
定を容易にするとともに、出力される発振波の衝撃係数
を５０％に近くすることができる。
第１図は本発明に係る第１実施例の半導体装置における
ＣＲ発振回路を示す原理回路図である。 第２図は本発明に係る第２実施例の半導体装置における
ＣＲ発振回路を示す原理回路図である。 第３図は第１実施例における温度補償用ゲート制御回路
の出力電位と温度との関係を示すグラフ図である。 第４図は第２実施例におけるＤ／Ａ変換回路の出力電位
と２ｔ０４デコ一ド回路の４ビット出力体号との関係を
示すグラフ図である。 第５図は３段のインバータを用いたＣＲ発振回路を示す
原理回路図である。 〔符号の説明〕 １・・・発振用高抵抗回路 ２．３・・・温度補償用ゲート電圧制御回路４・・・２
ｔｏ４デコ一ド回路 ５．６・・・Ｄ／Ａ変換回路 Ｃ・・・コンデンサー Ｎ、、ｈ’ｈ＋ ２−２．２−３．２−４．５−２゜
５−３．５−４．５−５−ｎチャネルＭＯ３ＦＥＰｉｎ
Ｐｚ、３ ３．３ ４，６ ２，６ ３゜６−４．
６−５・・・ｐチャネルＭＯ３ＦＥＴＲ＋ 、Ｒｚ・・
・高精度層抵抗 Ｓｔ、Ｓｓ・・・相補型アナログスイッチ２−１．３−
１．５−１．６−１・・・定電流供給用ＭＯ３ＦＥＴ。
ＣＲ発振回路を示す原理回路図である。 第２図は本発明に係る第２実施例の半導体装置における
ＣＲ発振回路を示す原理回路図である。 第３図は第１実施例における温度補償用ゲート制御回路
の出力電位と温度との関係を示すグラフ図である。 第４図は第２実施例におけるＤ／Ａ変換回路の出力電位
と２ｔ０４デコ一ド回路の４ビット出力体号との関係を
示すグラフ図である。 第５図は３段のインバータを用いたＣＲ発振回路を示す
原理回路図である。 〔符号の説明〕 １・・・発振用高抵抗回路 ２．３・・・温度補償用ゲート電圧制御回路４・・・２
ｔｏ４デコ一ド回路 ５．６・・・Ｄ／Ａ変換回路 Ｃ・・・コンデンサー Ｎ、、ｈ’ｈ＋ ２−２．２−３．２−４．５−２゜
５−３．５−４．５−５−ｎチャネルＭＯ３ＦＥＰｉｎ
Ｐｚ、３ ３．３ ４，６ ２，６ ３゜６−４．
６−５・・・ｐチャネルＭＯ３ＦＥＴＲ＋ 、Ｒｚ・・
・高精度層抵抗 Ｓｔ、Ｓｓ・・・相補型アナログスイッチ２−１．３−
１．５−１．６−１・・・定電流供給用ＭＯ３ＦＥＴ。
Claims (5)
- （１）ＣＲ発振回路内に発振用抵抗回路部が形成され、
該発振用抵抗回路部は、層抵抗とゲート制御可変抵抗と
の直列接続部を有することを特徴とするＣＲ発振回路を
備えた半導体装置。 - （２）前記ＣＲ発振回路内には、前記ゲート制御可変抵
抗にゲート電位を供給して前記ゲート制御可変抵抗の抵
抗値に負の温度係数を付与すべき温度補償用回路部を有
することを特徴とする請求項第１項に記載のＣＲ発振回
路を備えた半導体装置。 - （３）前記ＣＲ発振回路内には、デジタル信号入力に基
づいて該ゲート制御可変抵抗のゲート電位を変更制御す
べきＤ／Ａ変換回路部を有することを特徴とする請求項
第１項に記載のＣＲ発振回路を備えた半導体装置。 - （４）前記発振用抵抗回路には、前記抵抗層及び前記ゲ
ート制御可変抵抗に対して対称に配列された同一構成で
かつ同一特性を備える一組の層抵抗及びゲート制御可変
抵抗が、直列に接続されていることを特徴とする請求項
第１項から第３項までの何れか１項に記載のＣＲ発振回
路を備えた半導体装置。 - （５）前記ゲート制御可変抵抗は相補型アナログスイッ
チで構成されていることを特徴とする請求項第１項から
第４項までの何れか１項に記載のＣＲ発振回路を備えた
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099097A JPH03296319A (ja) | 1990-04-13 | 1990-04-13 | Ｃｒ発振回路を備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099097A JPH03296319A (ja) | 1990-04-13 | 1990-04-13 | Ｃｒ発振回路を備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296319A true JPH03296319A (ja) | 1991-12-27 |
Family
ID=14238368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099097A Pending JPH03296319A (ja) | 1990-04-13 | 1990-04-13 | Ｃｒ発振回路を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03296319A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214645A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 発振回路 |
| JP2009159369A (ja) * | 2007-12-27 | 2009-07-16 | Denso Corp | 発振回路 |
| JP2015104035A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | クロック信号生成回路、検出装置、センサー、電子機器及び移動体 |
| US9350349B2 (en) | 2004-02-19 | 2016-05-24 | Conversant Intellectual Property Management Inc. | Low leakage and data retention circuitry |
| WO2023210837A1 (ja) * | 2022-04-28 | 2023-11-02 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
-
1990
- 1990-04-13 JP JP2099097A patent/JPH03296319A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9350349B2 (en) | 2004-02-19 | 2016-05-24 | Conversant Intellectual Property Management Inc. | Low leakage and data retention circuitry |
| JP2007214645A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 発振回路 |
| JP4735300B2 (ja) * | 2006-02-07 | 2011-07-27 | 株式会社デンソー | 発振回路 |
| JP2009159369A (ja) * | 2007-12-27 | 2009-07-16 | Denso Corp | 発振回路 |
| JP2015104035A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | クロック信号生成回路、検出装置、センサー、電子機器及び移動体 |
| WO2023210837A1 (ja) * | 2022-04-28 | 2023-11-02 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
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