JP3332082B2 - 高周波可変減衰回路 - Google Patents
高周波可変減衰回路Info
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- 230000005669 field effect Effects 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 description 13
- 238000013016 damping Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 4
- 101150073536 FET3 gene Proteins 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/24—Frequency- independent attenuators
- H03H7/25—Frequency- independent attenuators comprising an element controlled by an electric or magnetic variable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
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- Networks Using Active Elements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、主として携帯電話
等無線通信回路に配備されるモノシリックマイクロ波集
積回路等に適用される電界効果トランジスタ（以下、Ｆ
ＥＴとする）を用いた高周波可変減衰回路であって、詳
しくは減衰回路に印加される制御電圧に応じて基準電圧
を変化させる制御回路を備えることで減衰回路の制御電
圧に対する減衰曲線の傾きを任意に設定可能な高周波可
変減衰回路に関する。
等無線通信回路に配備されるモノシリックマイクロ波集
積回路等に適用される電界効果トランジスタ（以下、Ｆ
ＥＴとする）を用いた高周波可変減衰回路であって、詳
しくは減衰回路に印加される制御電圧に応じて基準電圧
を変化させる制御回路を備えることで減衰回路の制御電
圧に対する減衰曲線の傾きを任意に設定可能な高周波可
変減衰回路に関する。
【０００２】
【従来の技術】従来、この種の高周波可変減衰回路とし
ては、例えば図７に示されるような回路構成のものが挙
げられる。この高周波可変減衰回路は、高周波入力信号
が入力されると共に、制御電圧Ｖｃが印加されるＦＥＴ
１を備え、ＦＥＴ１に制御電圧Ｖｃを制御するための基
準電圧Ｖｒｅｆが印加された状態で高周波入力信号を減
衰して高周波出力信号を出力する減衰回路１０ａと、接
地接続されると共に、印加された電源電圧Ｖｄに基づい
て基準電圧Ｖｒｅｆを生成出力する制御回路１１ａとか
ら成る。
ては、例えば図７に示されるような回路構成のものが挙
げられる。この高周波可変減衰回路は、高周波入力信号
が入力されると共に、制御電圧Ｖｃが印加されるＦＥＴ
１を備え、ＦＥＴ１に制御電圧Ｖｃを制御するための基
準電圧Ｖｒｅｆが印加された状態で高周波入力信号を減
衰して高周波出力信号を出力する減衰回路１０ａと、接
地接続されると共に、印加された電源電圧Ｖｄに基づい
て基準電圧Ｖｒｅｆを生成出力する制御回路１１ａとか
ら成る。
【０００３】このうち、減衰回路１０ａは、ゲート側端
子が制御電圧Ｖｃを印加するための制御端子ＴＶｃに抵
抗器Ｒ１を介して接続されて抵抗器１により制御電圧Ｖ
ｃの電圧降下されたものが印加され、ドレイン側端子が
コンデンサＣ１を介して高周波入力信号を入力するため
の入力端子ＴＩＮに接続され、ソース側端子がコンデン
サＣ２を介して高周波出力信号を出力するための出力端
子ＴＯＵＴに接続された第１のＦＥＴ１を備え、且つ第
１のＦＥＴ１のドレイン側及びコンデンサＣ１の間とＦ
ＥＴ１のソース側及びコンデンサＣ２の間とにそれぞれ
高抵抗値の抵抗器Ｒ２，Ｒ３を並列接続し、これらの抵
抗器Ｒ２，Ｒ３を介して基準電圧Ｖｒｅ ｆが印加される
構成となっている。尚。ここでのコンデンサＣ１，Ｃ２
は、直流（ＤＣ）ブロックの役割を持つ。
子が制御電圧Ｖｃを印加するための制御端子ＴＶｃに抵
抗器Ｒ１を介して接続されて抵抗器１により制御電圧Ｖ
ｃの電圧降下されたものが印加され、ドレイン側端子が
コンデンサＣ１を介して高周波入力信号を入力するため
の入力端子ＴＩＮに接続され、ソース側端子がコンデン
サＣ２を介して高周波出力信号を出力するための出力端
子ＴＯＵＴに接続された第１のＦＥＴ１を備え、且つ第
１のＦＥＴ１のドレイン側及びコンデンサＣ１の間とＦ
ＥＴ１のソース側及びコンデンサＣ２の間とにそれぞれ
高抵抗値の抵抗器Ｒ２，Ｒ３を並列接続し、これらの抵
抗器Ｒ２，Ｒ３を介して基準電圧Ｖｒｅ ｆが印加される
構成となっている。尚。ここでのコンデンサＣ１，Ｃ２
は、直流（ＤＣ）ブロックの役割を持つ。
【０００４】制御回路１１ａは、電源電圧Ｖｄが印加さ
れる電源端子ＴＶｄと接地電圧ＶＧ ＮＤが印加される接
地端子ＴＧＮＤとの間にそれぞれ抵抗器Ｒ４，Ｒ５を直
列に接続し、これらの抵抗器Ｒ４及び抵抗器Ｒ５の間を
抵抗器Ｒ２，Ｒ３の並列接続部に接続することにより、
抵抗器Ｒ４及び抵抗器Ｒ５の間から基準電圧Ｖｒｅｆを
出力するように構成されている。
れる電源端子ＴＶｄと接地電圧ＶＧ ＮＤが印加される接
地端子ＴＧＮＤとの間にそれぞれ抵抗器Ｒ４，Ｒ５を直
列に接続し、これらの抵抗器Ｒ４及び抵抗器Ｒ５の間を
抵抗器Ｒ２，Ｒ３の並列接続部に接続することにより、
抵抗器Ｒ４及び抵抗器Ｒ５の間から基準電圧Ｖｒｅｆを
出力するように構成されている。
【０００５】即ち、この高周波可変減衰回路では、減衰
回路１０ａにおける制御電圧Ｖｃを制御するために制御
回路１１ａで生成出力する基準電圧Ｖｒｅｆを抵抗器Ｒ
４，Ｒ５による抵抗分圧を利用して固定電圧として用い
ている。
回路１０ａにおける制御電圧Ｖｃを制御するために制御
回路１１ａで生成出力する基準電圧Ｖｒｅｆを抵抗器Ｒ
４，Ｒ５による抵抗分圧を利用して固定電圧として用い
ている。
【０００６】この高周波可変減衰回路において、減衰回
路１０ａの入力端子ＴＩＮに高周波入力信号が入力され
ると共に、制御回路１１ａの電源端子ＴＶｄに電源電圧
Ｖｄが印加されている場合、減衰回路１０ａの制御端子
ＴＶｃに印加される制御電圧Ｖｃと制御回路１１ａから
生成出力される基準電圧Ｖｒｅｆとの差電圧ΔＶに対
し、減衰回路１０ａでは第１のＦＥＴ１のドレイン−ソ
ース間の抵抗器Ｒ２，Ｒ３の抵抗値を可変させ、高周波
入力信号を減衰させた上で高周波出力信号として出力端
子ＴＯＵＴへ出力させる機能を持っている。
路１０ａの入力端子ＴＩＮに高周波入力信号が入力され
ると共に、制御回路１１ａの電源端子ＴＶｄに電源電圧
Ｖｄが印加されている場合、減衰回路１０ａの制御端子
ＴＶｃに印加される制御電圧Ｖｃと制御回路１１ａから
生成出力される基準電圧Ｖｒｅｆとの差電圧ΔＶに対
し、減衰回路１０ａでは第１のＦＥＴ１のドレイン−ソ
ース間の抵抗器Ｒ２，Ｒ３の抵抗値を可変させ、高周波
入力信号を減衰させた上で高周波出力信号として出力端
子ＴＯＵＴへ出力させる機能を持っている。
【０００７】図８は、この高周波可変減衰回路に備えら
れる減衰回路１０ａにおけるＦＥＴ１のゲート側に印加
される制御電圧Ｖｃとソース側及びドレイン側に印加さ
れる基準電圧Ｖｒｅｆとの差電圧ΔＶ（Ｖ）に対する減
衰量（ｄＢ）の特性を示したものである。
れる減衰回路１０ａにおけるＦＥＴ１のゲート側に印加
される制御電圧Ｖｃとソース側及びドレイン側に印加さ
れる基準電圧Ｖｒｅｆとの差電圧ΔＶ（Ｖ）に対する減
衰量（ｄＢ）の特性を示したものである。
【０００８】この高周波可変減衰回路の場合、制御回路
１１ａからの基準電圧Ｖｒｅｆが固定電圧として減衰回
路１０ａに与えられるため、制御電圧Ｖｃと基準電圧Ｖ
ｒｅ ｆとの差電圧ΔＶは一定の変化量として決まる。即
ち、減衰回路１０ａにおけるＦＥＴ１の構造が図７に示
すように固定されている場合、差電圧ΔＶに対する減衰
量の特性上では、その傾きが一意的に決定される。
１１ａからの基準電圧Ｖｒｅｆが固定電圧として減衰回
路１０ａに与えられるため、制御電圧Ｖｃと基準電圧Ｖ
ｒｅ ｆとの差電圧ΔＶは一定の変化量として決まる。即
ち、減衰回路１０ａにおけるＦＥＴ１の構造が図７に示
すように固定されている場合、差電圧ΔＶに対する減衰
量の特性上では、その傾きが一意的に決定される。
【０００９】因みに、このような高周波可変減衰回路及
びその基準電圧により制御電圧を制御する回路に関連す
る周知技術としては、実開昭５９−１３４９２８号公
報，特開昭６３−３１２７０８号公報，特開平６−６９
７５４号公報，特開平６−７７７６２号公報等に開示さ
れた可変減衰器、特開平９−２６５７８６号公報に開示
された半導体記憶装置、特開平１０−２４２８１２号公
報に開示された半導体回路、並びに特開平１１−１６８
３９５号公報に開示された送信電力制御回路等が挙げら
れる。
びその基準電圧により制御電圧を制御する回路に関連す
る周知技術としては、実開昭５９−１３４９２８号公
報，特開昭６３−３１２７０８号公報，特開平６−６９
７５４号公報，特開平６−７７７６２号公報等に開示さ
れた可変減衰器、特開平９−２６５７８６号公報に開示
された半導体記憶装置、特開平１０−２４２８１２号公
報に開示された半導体回路、並びに特開平１１−１６８
３９５号公報に開示された送信電力制御回路等が挙げら
れる。
【００１０】
【発明が解決しようとする課題】上述した図７で説明し
た高周波可変減衰回路の場合、減衰回路に与える制御回
路からの基準電圧Ｖｒｅｆが固定電圧となっており、制
御電圧Ｖｃと基準電圧Ｖ ｒｅｆとの差電圧ΔＶが一定の
変化量で決まってしまうため、減衰回路におけるＦＥＴ
の構造が固定されていると、図８に示したように差電圧
ΔＶに対する減衰量の特性上ではその傾きが一意的に決
定され、閾値電圧Ｖｔに対してバラツキを有するという
欠点がある。
た高周波可変減衰回路の場合、減衰回路に与える制御回
路からの基準電圧Ｖｒｅｆが固定電圧となっており、制
御電圧Ｖｃと基準電圧Ｖ ｒｅｆとの差電圧ΔＶが一定の
変化量で決まってしまうため、減衰回路におけるＦＥＴ
の構造が固定されていると、図８に示したように差電圧
ΔＶに対する減衰量の特性上ではその傾きが一意的に決
定され、閾値電圧Ｖｔに対してバラツキを有するという
欠点がある。
【００１１】こうした閾値電圧Ｖｔや或いは周囲の温度
等にバラツキがあると、高周波可変減衰回路では減衰回
路の制御電圧Ｖｃに対する減衰曲線の傾きも一意的に決
定されているため、制御回路からの基準電圧Ｖｒｅｆが
閾値電圧Ｖｔにより変動してしまうことにより生じる減
衰曲線のバラツキを適確に補正することができず、結果
として減衰回路において減衰量を適性良く設定すること
ができなくなってしまう。
等にバラツキがあると、高周波可変減衰回路では減衰回
路の制御電圧Ｖｃに対する減衰曲線の傾きも一意的に決
定されているため、制御回路からの基準電圧Ｖｒｅｆが
閾値電圧Ｖｔにより変動してしまうことにより生じる減
衰曲線のバラツキを適確に補正することができず、結果
として減衰回路において減衰量を適性良く設定すること
ができなくなってしまう。
【００１２】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、減衰回路の制御電
圧Ｖｃに対する減衰曲線の傾きを任意に設定でき、閾値
電圧Ｖｔや周囲の温度等のバラツキがあっても制御回路
からの基準電圧Ｖｒｅｆにより減衰曲線を適確に補正し
て減衰回路で減衰量を適性良く設定できる高周波可変減
衰回路を提供することにある。
なされたもので、その技術的課題は、減衰回路の制御電
圧Ｖｃに対する減衰曲線の傾きを任意に設定でき、閾値
電圧Ｖｔや周囲の温度等のバラツキがあっても制御回路
からの基準電圧Ｖｒｅｆにより減衰曲線を適確に補正し
て減衰回路で減衰量を適性良く設定できる高周波可変減
衰回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明によれば、高周波
入力信号が入力されると共に、制御電圧Ｖｃが印加され
るＦＥＴを備え、ＦＥＴに制御電圧Ｖｃを制御するため
の基準電圧Ｖｒｅｆが印加された状態で高周波入力信号
を減衰して高周波出力信号を出力する減衰回路と、接地
接続されると共に、印加された電源電圧Ｖｄに基づいて
基準電圧Ｖｒｅ ｆを生成出力する制御回路とから成る高
周波可変減衰回路において、制御回路は、制御電圧Ｖｃ
の変化に応じて基準電圧Ｖｒｅｆを変化させて生成出力
するための電圧可変素子を備えた高周波可変減衰回路が
得られる。
入力信号が入力されると共に、制御電圧Ｖｃが印加され
るＦＥＴを備え、ＦＥＴに制御電圧Ｖｃを制御するため
の基準電圧Ｖｒｅｆが印加された状態で高周波入力信号
を減衰して高周波出力信号を出力する減衰回路と、接地
接続されると共に、印加された電源電圧Ｖｄに基づいて
基準電圧Ｖｒｅ ｆを生成出力する制御回路とから成る高
周波可変減衰回路において、制御回路は、制御電圧Ｖｃ
の変化に応じて基準電圧Ｖｒｅｆを変化させて生成出力
するための電圧可変素子を備えた高周波可変減衰回路が
得られる。
【００１４】又、本発明によれば、上記高周波可変減衰
回路において、減衰回路は、制御電圧Ｖｃを印加するた
めの端子，高周波入力信号を入力するための端子，高周
波出力信号を出力するための端子，及び基準電圧Ｖ
ｒｅｆを印加するための端子を有するＦＥＴとしての第
１のＦＥＴと、第１のＦＥＴにおける端子にそれぞれ接
続された複数の抵抗器とを備えて成り、制御回路は、電
源電圧Ｖｄを印加するための端子，制御電圧Ｖｃを印加
するための端子，及び制御電圧Ｖｃと電源電圧Ｖｄとに
基づいて一方の分圧基準電圧を生成出力する端子を有す
る第２のＦＥＴと、電源電圧Ｖｄを印加するための端
子，電源電圧Ｖｄを抵抗分圧したものを印加するための
端子，及び電源電圧Ｖｄと該電源電圧Ｖｄの抵抗分圧し
たものとに基づいて他方の分圧基準電圧を生成出力する
端子を有する第３のＦＥＴと、電源電圧Ｖｄを接地電圧
ＶＧＮＤとの間で抵抗分圧して第１の電圧Ｖａを得るた
めのもの，第１の電圧Ｖａを他方の分圧基準電圧との間
で抵抗分圧して第２の電圧Ｖｂを得るためのもの，及び
第２の電圧Ｖｂを一方の分圧基準電圧との間で抵抗分圧
して基準電圧Ｖｒｅｆを得るためのものを含む複数の抵
抗器とを電圧可変素子として備えて成る高周波可変減衰
回路が得られる。
回路において、減衰回路は、制御電圧Ｖｃを印加するた
めの端子，高周波入力信号を入力するための端子，高周
波出力信号を出力するための端子，及び基準電圧Ｖ
ｒｅｆを印加するための端子を有するＦＥＴとしての第
１のＦＥＴと、第１のＦＥＴにおける端子にそれぞれ接
続された複数の抵抗器とを備えて成り、制御回路は、電
源電圧Ｖｄを印加するための端子，制御電圧Ｖｃを印加
するための端子，及び制御電圧Ｖｃと電源電圧Ｖｄとに
基づいて一方の分圧基準電圧を生成出力する端子を有す
る第２のＦＥＴと、電源電圧Ｖｄを印加するための端
子，電源電圧Ｖｄを抵抗分圧したものを印加するための
端子，及び電源電圧Ｖｄと該電源電圧Ｖｄの抵抗分圧し
たものとに基づいて他方の分圧基準電圧を生成出力する
端子を有する第３のＦＥＴと、電源電圧Ｖｄを接地電圧
ＶＧＮＤとの間で抵抗分圧して第１の電圧Ｖａを得るた
めのもの，第１の電圧Ｖａを他方の分圧基準電圧との間
で抵抗分圧して第２の電圧Ｖｂを得るためのもの，及び
第２の電圧Ｖｂを一方の分圧基準電圧との間で抵抗分圧
して基準電圧Ｖｒｅｆを得るためのものを含む複数の抵
抗器とを電圧可変素子として備えて成る高周波可変減衰
回路が得られる。
【００１５】更に、本発明によれば、上記高周波可変減
衰回路において、減衰回路における第１のＦＥＴは、ゲ
ート側端子が制御電圧Ｖｃを印加するための制御端子Ｔ
Ｖｃに接続され、ドレイン側端子及びソース側端子の一
方のものが高周波入力信号を入力するための入力端子Ｔ
ＩＮに接続され、該ドレイン側端子及び該ソース側端子
の他方のものが高周波出力信号を出力するための出力端
子ＴＯＵＴに接続され、且つ該ドレイン側端子及び該ソ
ース側端子に基準電圧Ｖｒｅｆが印加される高周波可変
減衰回路か、或いは減衰回路における第１のＦＥＴは、
ゲート側端子が制御電圧Ｖｃを印加するための制御端子
ＴＶｃに接続され、ドレイン側端子及びソース側端子の
一方のものが高周波入力信号を入力するための入力端子
ＴＩＮ及び高周波出力信号を出力するための出力端子Ｔ
ＯＵＴにシャントに接続され、該ドレイン側端子及び該
ソース側端子の他方のものが接地電圧ＶＧＮＤが印加さ
れる接地端子ＴＧＮＤに接続され、且つ該ドレイン側端
子及び該ソース側端子に基準電圧Ｖｒｅｆが印加される
高周波可変減衰回路が得られる。
衰回路において、減衰回路における第１のＦＥＴは、ゲ
ート側端子が制御電圧Ｖｃを印加するための制御端子Ｔ
Ｖｃに接続され、ドレイン側端子及びソース側端子の一
方のものが高周波入力信号を入力するための入力端子Ｔ
ＩＮに接続され、該ドレイン側端子及び該ソース側端子
の他方のものが高周波出力信号を出力するための出力端
子ＴＯＵＴに接続され、且つ該ドレイン側端子及び該ソ
ース側端子に基準電圧Ｖｒｅｆが印加される高周波可変
減衰回路か、或いは減衰回路における第１のＦＥＴは、
ゲート側端子が制御電圧Ｖｃを印加するための制御端子
ＴＶｃに接続され、ドレイン側端子及びソース側端子の
一方のものが高周波入力信号を入力するための入力端子
ＴＩＮ及び高周波出力信号を出力するための出力端子Ｔ
ＯＵＴにシャントに接続され、該ドレイン側端子及び該
ソース側端子の他方のものが接地電圧ＶＧＮＤが印加さ
れる接地端子ＴＧＮＤに接続され、且つ該ドレイン側端
子及び該ソース側端子に基準電圧Ｖｒｅｆが印加される
高周波可変減衰回路が得られる。
【００１６】一方、本発明によれば、上記何れかの高周
波可変減衰回路において、減衰回路における制御電圧Ｖ
ｃと基準電圧Ｖｒｅｆとの差電圧ΔＶに対する減衰量の
特性を規制するために設定される閾値電圧Ｖｔの変動に
より生じる第２の電圧Ｖｂの変動を、第３のＦＥＴにお
けるゲート幅を固定した条件下で複数の抵抗器のうちの
第１の電圧Ｖａを他方の分圧基準電圧との間で抵抗分圧
して該第２の電圧Ｖｂを得るためのものの抵抗値で任意
に決定する高周波可変減衰回路が得られる。
波可変減衰回路において、減衰回路における制御電圧Ｖ
ｃと基準電圧Ｖｒｅｆとの差電圧ΔＶに対する減衰量の
特性を規制するために設定される閾値電圧Ｖｔの変動に
より生じる第２の電圧Ｖｂの変動を、第３のＦＥＴにお
けるゲート幅を固定した条件下で複数の抵抗器のうちの
第１の電圧Ｖａを他方の分圧基準電圧との間で抵抗分圧
して該第２の電圧Ｖｂを得るためのものの抵抗値で任意
に決定する高周波可変減衰回路が得られる。
【００１７】他方、本発明によれば、上記何れかの高周
波可変減衰回路において、減衰回路における制御電圧Ｖ
ｃと基準電圧Ｖｒｅｆとの差電圧ΔＶに対する減衰量の
特性を規制するために設定される閾値電圧Ｖｔの変動に
より生じる第２の電圧Ｖｂの変動を、複数の抵抗器のう
ちの第１の電圧Ｖａを他方の分圧基準電圧との間で抵抗
分圧して第２の電圧Ｖｂを得るためのものの抵抗値と第
３のＦＥＴの抵抗値とを固定した条件下で該第３のＦＥ
Ｔにおけるゲート電圧で任意に決定するため、該複数の
抵抗器のうちの電源電圧Ｖｄを接地電圧ＶＧＮＤとの間
で抵抗分圧して第１の電圧Ｖａを得るためのものは、抵
抗値を変化させるための抵抗値可変用抵抗器を含む高周
波可変減衰回路が得られる。
波可変減衰回路において、減衰回路における制御電圧Ｖ
ｃと基準電圧Ｖｒｅｆとの差電圧ΔＶに対する減衰量の
特性を規制するために設定される閾値電圧Ｖｔの変動に
より生じる第２の電圧Ｖｂの変動を、複数の抵抗器のう
ちの第１の電圧Ｖａを他方の分圧基準電圧との間で抵抗
分圧して第２の電圧Ｖｂを得るためのものの抵抗値と第
３のＦＥＴの抵抗値とを固定した条件下で該第３のＦＥ
Ｔにおけるゲート電圧で任意に決定するため、該複数の
抵抗器のうちの電源電圧Ｖｄを接地電圧ＶＧＮＤとの間
で抵抗分圧して第１の電圧Ｖａを得るためのものは、抵
抗値を変化させるための抵抗値可変用抵抗器を含む高周
波可変減衰回路が得られる。
【００１８】
【発明の実施の形態】以下に実施例を挙げ、本発明の高
周波可変減衰回路について、図面を参照して詳細に説明
する。
周波可変減衰回路について、図面を参照して詳細に説明
する。
【００１９】図１は、本発明の一実施例に係る高周波可
変減衰回路の基本構成を示した回路図である。この高周
波可変減衰回路の場合も、高周波入力信号が入力される
と共に、制御電圧Ｖｃが印加される第１のＦＥＴ１を備
え、第１のＦＥＴ１に制御電圧Ｖｃを制御するための基
準電圧Ｖｒｅｆが印加された状態で高周波入力信号を減
衰して高周波出力信号を出力する減衰回路１０ｂと、接
地接続されると共に、印加された電源電圧Ｖｄに基づい
て基準電圧Ｖｒｅｆを生成出力する制御回路１１ｂとか
ら成るが、ここでの制御回路１１ｂは、図７に示した制
御回路１１ａとは異なり、制御電圧Ｖｃの変化に応じて
基準電圧Ｖｒｅｆを変化させて生成出力するための電圧
可変素子を備えて成る。
変減衰回路の基本構成を示した回路図である。この高周
波可変減衰回路の場合も、高周波入力信号が入力される
と共に、制御電圧Ｖｃが印加される第１のＦＥＴ１を備
え、第１のＦＥＴ１に制御電圧Ｖｃを制御するための基
準電圧Ｖｒｅｆが印加された状態で高周波入力信号を減
衰して高周波出力信号を出力する減衰回路１０ｂと、接
地接続されると共に、印加された電源電圧Ｖｄに基づい
て基準電圧Ｖｒｅｆを生成出力する制御回路１１ｂとか
ら成るが、ここでの制御回路１１ｂは、図７に示した制
御回路１１ａとは異なり、制御電圧Ｖｃの変化に応じて
基準電圧Ｖｒｅｆを変化させて生成出力するための電圧
可変素子を備えて成る。
【００２０】このうち、減衰回路１０ｂは、第１のＦＥ
Ｔ１におけるゲート側端子が制御電圧Ｖｃを印加するた
めの制御端子ＴＶｃに抵抗器Ｒ１を介して接続されて抵
抗器１により制御電圧Ｖｃの電圧降下されたものが印加
され、ドレイン側端子がコンデンサＣ１を介して高周波
入力信号を入力するための入力端子ＴＩＮに接続され、
ソース側端子がコンデンサＣ２を介して高周波出力信号
を出力するための出力端子ＴＯＵＴに接続されており、
且つ第１のＦＥＴ１のドレイン側及びコンデンサＣ１の
間とＦＥＴ１のソース側及びコンデンサＣ２の間とにそ
れぞれ高抵抗値の抵抗器Ｒ２，Ｒ３を並列接続し、これ
らの抵抗器Ｒ２，Ｒ３を介して基準電圧Ｖｒｅｆが印加
される構成となっている。尚。ここでの減衰回路１０ｂ
は、図７に示した減衰回路１０ａと基本構成上は同じで
あり、コンデンサＣ１，Ｃ２が直流ブロックの役割を持
つ。
Ｔ１におけるゲート側端子が制御電圧Ｖｃを印加するた
めの制御端子ＴＶｃに抵抗器Ｒ１を介して接続されて抵
抗器１により制御電圧Ｖｃの電圧降下されたものが印加
され、ドレイン側端子がコンデンサＣ１を介して高周波
入力信号を入力するための入力端子ＴＩＮに接続され、
ソース側端子がコンデンサＣ２を介して高周波出力信号
を出力するための出力端子ＴＯＵＴに接続されており、
且つ第１のＦＥＴ１のドレイン側及びコンデンサＣ１の
間とＦＥＴ１のソース側及びコンデンサＣ２の間とにそ
れぞれ高抵抗値の抵抗器Ｒ２，Ｒ３を並列接続し、これ
らの抵抗器Ｒ２，Ｒ３を介して基準電圧Ｖｒｅｆが印加
される構成となっている。尚。ここでの減衰回路１０ｂ
は、図７に示した減衰回路１０ａと基本構成上は同じで
あり、コンデンサＣ１，Ｃ２が直流ブロックの役割を持
つ。
【００２１】これに対し、制御回路１１ｂは、電源端子
ＴＶｄに印加される電源電圧Ｖｄを接地端子ＴＧＮＤに
印加される接地電圧ＶＧＮＤとの間で抵抗分圧して第１
の電圧Ｖａを得るための抵抗器Ｒ４，Ｒ５と、ドレイン
側端子が電源電圧Ｖｄを印加するための電源端子ＴＶｄ
に接続されて電源電圧Ｖｄが印加され、ゲート側端子が
制御電圧Ｖｃを印加するための制御端子ＴＶｃと抵抗器
Ｒ１との間に抵抗器Ｒ１１を介して接続されて制御電圧
Ｖｃが抵抗器Ｒ１により電圧降下されて印加され、ソー
ス側端子が制御電圧Ｖｃの電圧降下されたものと電源電
圧Ｖｄに基づいて一方の分圧基準電圧を生成出力する第
２のＦＥＴ２と、ドレイン側端子が電源電圧Ｖｄを印加
するための電源端子ＴＶｄに接続されて電源電圧Ｖｄが
印加され、ゲート側端子が電源電圧Ｖｄを抵抗分圧した
第１の電圧Ｖａに抵抗器Ｒ６を介して接続されて第１の
電圧Ｖａが抵抗器Ｒ６により電圧降下されて印加され、
ソース側端子が電源電圧Ｖｄとこの電源電圧Ｖｄを抵抗
分圧した第１の電圧Ｖａの電圧降下したものとに基づい
て他方の分圧基準電圧を生成出力する第３のＦＥＴ３
と、第１の電圧Ｖａを他方の分圧基準電圧との間で抵抗
分圧して第２の電圧Ｖ ｂを得るための抵抗器Ｒ７，Ｒ８
と、第２の電圧Ｖｂを一方の分圧基準電圧との間で抵抗
分圧して基準電圧Ｖｒｅｆを得るための抵抗器Ｒ９，Ｒ
１０とを電圧可変素子として備え、抵抗器Ｒ９及び抵抗
器Ｒ１０の間を抵抗器Ｒ２，Ｒ３の並列接続部に接続す
ることにより、抵抗器Ｒ９及び抵抗器Ｒ１０の間から基
準電圧Ｖ ｒｅｆを出力するように構成されている。
ＴＶｄに印加される電源電圧Ｖｄを接地端子ＴＧＮＤに
印加される接地電圧ＶＧＮＤとの間で抵抗分圧して第１
の電圧Ｖａを得るための抵抗器Ｒ４，Ｒ５と、ドレイン
側端子が電源電圧Ｖｄを印加するための電源端子ＴＶｄ
に接続されて電源電圧Ｖｄが印加され、ゲート側端子が
制御電圧Ｖｃを印加するための制御端子ＴＶｃと抵抗器
Ｒ１との間に抵抗器Ｒ１１を介して接続されて制御電圧
Ｖｃが抵抗器Ｒ１により電圧降下されて印加され、ソー
ス側端子が制御電圧Ｖｃの電圧降下されたものと電源電
圧Ｖｄに基づいて一方の分圧基準電圧を生成出力する第
２のＦＥＴ２と、ドレイン側端子が電源電圧Ｖｄを印加
するための電源端子ＴＶｄに接続されて電源電圧Ｖｄが
印加され、ゲート側端子が電源電圧Ｖｄを抵抗分圧した
第１の電圧Ｖａに抵抗器Ｒ６を介して接続されて第１の
電圧Ｖａが抵抗器Ｒ６により電圧降下されて印加され、
ソース側端子が電源電圧Ｖｄとこの電源電圧Ｖｄを抵抗
分圧した第１の電圧Ｖａの電圧降下したものとに基づい
て他方の分圧基準電圧を生成出力する第３のＦＥＴ３
と、第１の電圧Ｖａを他方の分圧基準電圧との間で抵抗
分圧して第２の電圧Ｖ ｂを得るための抵抗器Ｒ７，Ｒ８
と、第２の電圧Ｖｂを一方の分圧基準電圧との間で抵抗
分圧して基準電圧Ｖｒｅｆを得るための抵抗器Ｒ９，Ｒ
１０とを電圧可変素子として備え、抵抗器Ｒ９及び抵抗
器Ｒ１０の間を抵抗器Ｒ２，Ｒ３の並列接続部に接続す
ることにより、抵抗器Ｒ９及び抵抗器Ｒ１０の間から基
準電圧Ｖ ｒｅｆを出力するように構成されている。
【００２２】即ち、この高周波可変減衰回路では、制御
回路１１ｂにおいて、第２のＦＥＴ２のドレイン側，第
３のＦＥＴ３のドレイン側，及び抵抗器Ｒ４が電源端子
ＴＶ ｄに並列接続されており、ドレイン側に電源端子Ｔ
Ｖｄを接続した第２のＦＥＴ２は、ソース側に直列接続
された抵抗器Ｒ５，Ｒ６を備え、同様にドレイン側に電
源端子ＴＶｄを接続した第３のＦＥＴ３は、ソース側に
直接接続された抵抗器Ｒ７，Ｒ８を有し、第２のＦＥＴ
２とそれに直列接続された抵抗器Ｒ９，Ｒ１０に対して
並列接続されている。ここで、抵抗器Ｒ８は抵抗器Ｒ７
及び抵抗器Ｒ１０の結線と第３のＦＥＴ３のゲートに接
続されている高抵抗値の抵抗器Ｒ６とに接続され、抵抗
器Ｒ７，Ｒ８の間と抵抗器Ｒ１０との結線部の電圧が第
２の電圧Ｖｂとなる。又、抵抗器Ｒ４は第１のＦＥＴ３
のゲートに抵抗器Ｒ６を介し接続され、抵抗器Ｒ４と抵
抗器Ｒ８との結線より接地端子ＴＧＮＤに抵抗器Ｒ５が
接続されており、抵抗器Ｒ４，Ｒ５の間と抵抗器Ｒ６，
Ｒ８との結線部の電圧が第１の電圧Ｖａとなる。更に、
減衰回路１０ｂと制御回路１１ｂとは制御回路１１ｂの
直列接続されている抵抗器Ｒ９，Ｒ１０の間の結線部よ
り減衰回路１０ｂ内の第１のＦＥＴ１のドレイン側，ソ
ース側にそれぞれ抵抗器Ｒ２，Ｒ３を介して接続され、
抵抗器Ｒ９，Ｒ１０の間の結線部の電圧が基準電圧Ｖ
ｒｅｆとなる。加えて、制御端子ＴＶｃは減衰回路１０
ｂの第１のＦＥＴ１のゲートと制御回路１１ｂの第２の
ＦＥＴ２のゲートにそれぞれ高抵抗値の抵抗器Ｒ１，Ｒ
１１を介して接続されている。
回路１１ｂにおいて、第２のＦＥＴ２のドレイン側，第
３のＦＥＴ３のドレイン側，及び抵抗器Ｒ４が電源端子
ＴＶ ｄに並列接続されており、ドレイン側に電源端子Ｔ
Ｖｄを接続した第２のＦＥＴ２は、ソース側に直列接続
された抵抗器Ｒ５，Ｒ６を備え、同様にドレイン側に電
源端子ＴＶｄを接続した第３のＦＥＴ３は、ソース側に
直接接続された抵抗器Ｒ７，Ｒ８を有し、第２のＦＥＴ
２とそれに直列接続された抵抗器Ｒ９，Ｒ１０に対して
並列接続されている。ここで、抵抗器Ｒ８は抵抗器Ｒ７
及び抵抗器Ｒ１０の結線と第３のＦＥＴ３のゲートに接
続されている高抵抗値の抵抗器Ｒ６とに接続され、抵抗
器Ｒ７，Ｒ８の間と抵抗器Ｒ１０との結線部の電圧が第
２の電圧Ｖｂとなる。又、抵抗器Ｒ４は第１のＦＥＴ３
のゲートに抵抗器Ｒ６を介し接続され、抵抗器Ｒ４と抵
抗器Ｒ８との結線より接地端子ＴＧＮＤに抵抗器Ｒ５が
接続されており、抵抗器Ｒ４，Ｒ５の間と抵抗器Ｒ６，
Ｒ８との結線部の電圧が第１の電圧Ｖａとなる。更に、
減衰回路１０ｂと制御回路１１ｂとは制御回路１１ｂの
直列接続されている抵抗器Ｒ９，Ｒ１０の間の結線部よ
り減衰回路１０ｂ内の第１のＦＥＴ１のドレイン側，ソ
ース側にそれぞれ抵抗器Ｒ２，Ｒ３を介して接続され、
抵抗器Ｒ９，Ｒ１０の間の結線部の電圧が基準電圧Ｖ
ｒｅｆとなる。加えて、制御端子ＴＶｃは減衰回路１０
ｂの第１のＦＥＴ１のゲートと制御回路１１ｂの第２の
ＦＥＴ２のゲートにそれぞれ高抵抗値の抵抗器Ｒ１，Ｒ
１１を介して接続されている。
【００２３】この高周波可変減衰回路においても、減衰
回路１０ｂの入力端子ＴＩＮに高周波入力信号が入力さ
れると共に、制御回路１１ｂの電源端子ＴＶｄに電源電
圧Ｖ ｄが印加されている場合、減衰回路１０ｂの制御端
子ＴＶｃに印加される制御電圧Ｖｃと制御回路１１ｂか
ら生成出力される基準電圧Ｖｒｅｆとの差電圧ΔＶに対
し、減衰回路１０ｂでは第１のＦＥＴ１のドレイン−ソ
ース間の抵抗器Ｒ２，Ｒ３の抵抗値を可変させ、高周波
入力信号を減衰させた上で高周波出力信号として出力端
子ＴＯＵＴへ出力させる機能を持っている。制御電圧Ｖ
ｃと基準電圧Ｖ ｒｅｆとの差電圧ΔＶに対する減衰量の
関係は、図８に示した通りであり、このままでは減衰量
の特性を規制するために設定される閾値電圧Ｖｔに対し
てバラツキを有することになる。
回路１０ｂの入力端子ＴＩＮに高周波入力信号が入力さ
れると共に、制御回路１１ｂの電源端子ＴＶｄに電源電
圧Ｖ ｄが印加されている場合、減衰回路１０ｂの制御端
子ＴＶｃに印加される制御電圧Ｖｃと制御回路１１ｂか
ら生成出力される基準電圧Ｖｒｅｆとの差電圧ΔＶに対
し、減衰回路１０ｂでは第１のＦＥＴ１のドレイン−ソ
ース間の抵抗器Ｒ２，Ｒ３の抵抗値を可変させ、高周波
入力信号を減衰させた上で高周波出力信号として出力端
子ＴＯＵＴへ出力させる機能を持っている。制御電圧Ｖ
ｃと基準電圧Ｖ ｒｅｆとの差電圧ΔＶに対する減衰量の
関係は、図８に示した通りであり、このままでは減衰量
の特性を規制するために設定される閾値電圧Ｖｔに対し
てバラツキを有することになる。
【００２４】そこで、一実施例の高周波可変減衰回路に
おける制御回路１１ｂでは、上述したように制御電圧Ｖ
ｃの変化に応じて基準電圧Ｖｒｅｆを変化させて生成出
力する。この制御回路１１ｂの場合、制御電圧Ｖｃが変
化すると基準電圧Ｖｒｅｆが直接変化し、電圧値は電源
電圧Ｖｄ−第２の電圧Ｖｂ間において第２のＦＥＴ２の
ゲート幅と抵抗器Ｒ９，Ｒ１０の抵抗値により決定さ
れ、制御電圧Ｖｃに対する基準電圧Ｖｒｅｆの変化量は
第２のＦＥＴ２のゲート幅を固定すると抵抗器Ｒ９，Ｒ
１０における抵抗値の抵抗比によって決定される。又、
第１の電圧Ｖａは電源電圧Ｖｄ−接地電圧ＶＧＮＤ間に
おける抵抗器Ｒ４，Ｒ５の抵抗分圧により一意的に決定
され、第２の電圧Ｖｂは電源電圧Ｖｄ―第１の電圧Ｖａ
間における第３のＦＥＴ３のゲート幅と抵抗器Ｒ７，Ｒ
８の抵抗値とにより決定される。更に、第２の電圧Ｖｂ
は第３のＦＥＴ３の働きにより閾値電圧Ｖｔのバラツキ
により変化し、閾値電圧Ｖｔ浅では第２の電圧Ｖｂの電
圧値が下降し、閾値電圧Ｖｔ深では第２の電圧Ｖｂの電
圧値が上昇する。
おける制御回路１１ｂでは、上述したように制御電圧Ｖ
ｃの変化に応じて基準電圧Ｖｒｅｆを変化させて生成出
力する。この制御回路１１ｂの場合、制御電圧Ｖｃが変
化すると基準電圧Ｖｒｅｆが直接変化し、電圧値は電源
電圧Ｖｄ−第２の電圧Ｖｂ間において第２のＦＥＴ２の
ゲート幅と抵抗器Ｒ９，Ｒ１０の抵抗値により決定さ
れ、制御電圧Ｖｃに対する基準電圧Ｖｒｅｆの変化量は
第２のＦＥＴ２のゲート幅を固定すると抵抗器Ｒ９，Ｒ
１０における抵抗値の抵抗比によって決定される。又、
第１の電圧Ｖａは電源電圧Ｖｄ−接地電圧ＶＧＮＤ間に
おける抵抗器Ｒ４，Ｒ５の抵抗分圧により一意的に決定
され、第２の電圧Ｖｂは電源電圧Ｖｄ―第１の電圧Ｖａ
間における第３のＦＥＴ３のゲート幅と抵抗器Ｒ７，Ｒ
８の抵抗値とにより決定される。更に、第２の電圧Ｖｂ
は第３のＦＥＴ３の働きにより閾値電圧Ｖｔのバラツキ
により変化し、閾値電圧Ｖｔ浅では第２の電圧Ｖｂの電
圧値が下降し、閾値電圧Ｖｔ深では第２の電圧Ｖｂの電
圧値が上昇する。
【００２５】図２は、この高周波可変減衰回路における
減衰回路１０ｂに印加される制御電圧Ｖｃ（Ｖ）により
制御回路１１ｂで生成出力される基準電圧Ｖ
ｒｅｆ（Ｖ）の特性を示したものである。
減衰回路１０ｂに印加される制御電圧Ｖｃ（Ｖ）により
制御回路１１ｂで生成出力される基準電圧Ｖ
ｒｅｆ（Ｖ）の特性を示したものである。
【００２６】この制御電圧Ｖｃに対する基準電圧Ｖ
ｒｅｆの特性において、制御回路１１ｂにおける第２の
ＦＥＴ２，第３のＦＥＴ３のゲート幅を固定した場合、
主にｙ切片の第２の電圧Ｖｂは抵抗器Ｒ４，Ｒ５の抵抗
値で決定され、傾きは抵抗器Ｒ９，Ｒ１０の抵抗値で決
定され、閾値電圧Ｖｔに対する変動量は抵抗器Ｒ７，Ｒ
８の抵抗値で決定される。
ｒｅｆの特性において、制御回路１１ｂにおける第２の
ＦＥＴ２，第３のＦＥＴ３のゲート幅を固定した場合、
主にｙ切片の第２の電圧Ｖｂは抵抗器Ｒ４，Ｒ５の抵抗
値で決定され、傾きは抵抗器Ｒ９，Ｒ１０の抵抗値で決
定され、閾値電圧Ｖｔに対する変動量は抵抗器Ｒ７，Ｒ
８の抵抗値で決定される。
【００２７】図３は、この高周波可変減衰回路における
減衰回路１０ｂに印加される制御電圧Ｖｃ（Ｖ）に対す
る制御電圧Ｖｃと制御回路１１ｂで生成出力される基準
電圧Ｖｒｅｆとの差電圧ΔＶ（Ｖ）［＝制御電圧Ｖｃ−
基準電圧Ｖｒｅｆ］の特性を示したものである。
減衰回路１０ｂに印加される制御電圧Ｖｃ（Ｖ）に対す
る制御電圧Ｖｃと制御回路１１ｂで生成出力される基準
電圧Ｖｒｅｆとの差電圧ΔＶ（Ｖ）［＝制御電圧Ｖｃ−
基準電圧Ｖｒｅｆ］の特性を示したものである。
【００２８】ここでは、制御電圧Ｖｃの可変制御にあっ
て、閾値電圧Ｖｔ深時には差電圧ΔＶが降下し、閾値電
圧Ｖｔ浅時には差電圧ΔＶが上昇しており、制御回路１
１ｂの動作に伴って減衰回路１０ｂの動作上では、この
差電圧ΔＶと減衰量との関係より閾値電圧Ｖｔのバラツ
キを吸収することができ、且つ減衰回路１０ｂの制御電
圧Ｖｃに対する減衰曲線の傾きを任意に選択設定できる
ことを示している。
て、閾値電圧Ｖｔ深時には差電圧ΔＶが降下し、閾値電
圧Ｖｔ浅時には差電圧ΔＶが上昇しており、制御回路１
１ｂの動作に伴って減衰回路１０ｂの動作上では、この
差電圧ΔＶと減衰量との関係より閾値電圧Ｖｔのバラツ
キを吸収することができ、且つ減衰回路１０ｂの制御電
圧Ｖｃに対する減衰曲線の傾きを任意に選択設定できる
ことを示している。
【００２９】図４は、この高周波可変減衰回路における
減衰回路１０ｂに印加される制御電圧Ｖｃ（Ｖ）に対す
る減衰量（ｄＢ）の特性を示したものである。
減衰回路１０ｂに印加される制御電圧Ｖｃ（Ｖ）に対す
る減衰量（ｄＢ）の特性を示したものである。
【００３０】この制御電圧Ｖｃに対する減衰量の特性で
は、制御電圧Ｖｃに対する減衰曲線の傾きを任意に選択
することにより、閾値電圧Ｖｔや周囲の温度等のバラツ
キがあっても制御回路１１ｂからの基準電圧Ｖｒｅｆに
より減衰曲線を適確に補正して減衰回路１０ｂで減衰量
を適性良く設定できることを示している。この結果、減
衰回路１０ｂにおいて温度に伴って第１のＦＥＴ１の閾
値電圧Ｖｔが正比例して変動しても、こうした温度特性
上においても基準電圧Ｖｒｅｆにより制御電圧Ｖｃに対
する減衰曲線を適確に補正して減衰回路１０ｂで減衰量
を適性良く設定できる。
は、制御電圧Ｖｃに対する減衰曲線の傾きを任意に選択
することにより、閾値電圧Ｖｔや周囲の温度等のバラツ
キがあっても制御回路１１ｂからの基準電圧Ｖｒｅｆに
より減衰曲線を適確に補正して減衰回路１０ｂで減衰量
を適性良く設定できることを示している。この結果、減
衰回路１０ｂにおいて温度に伴って第１のＦＥＴ１の閾
値電圧Ｖｔが正比例して変動しても、こうした温度特性
上においても基準電圧Ｖｒｅｆにより制御電圧Ｖｃに対
する減衰曲線を適確に補正して減衰回路１０ｂで減衰量
を適性良く設定できる。
【００３１】図５は、本発明の他の実施例に係る高周波
可変減衰回路の基本構成を示した回路図である。この高
周波可変減衰回路の場合も、一実施例のものと同様に、
高周波入力信号が入力されると共に、制御電圧Ｖｃが印
加される第１のＦＥＴ１を備え、第１のＦＥＴ１に制御
電圧Ｖｃを制御するための基準電圧Ｖｒｅｆが印加され
た状態で高周波入力信号を減衰して高周波出力信号を出
力する減衰回路１０ｃと、接地接続されると共に、印加
された電源電圧Ｖｄに基づいて基準電圧Ｖｒｅ ｆを生成
出力する制御回路１１ｃとから成り、且つ制御回路１１
ｃが制御電圧Ｖ ｃの変化に応じて基準電圧Ｖｒｅｆを変
化させて生成出力するための電圧可変素子を備えて成
る。
可変減衰回路の基本構成を示した回路図である。この高
周波可変減衰回路の場合も、一実施例のものと同様に、
高周波入力信号が入力されると共に、制御電圧Ｖｃが印
加される第１のＦＥＴ１を備え、第１のＦＥＴ１に制御
電圧Ｖｃを制御するための基準電圧Ｖｒｅｆが印加され
た状態で高周波入力信号を減衰して高周波出力信号を出
力する減衰回路１０ｃと、接地接続されると共に、印加
された電源電圧Ｖｄに基づいて基準電圧Ｖｒｅ ｆを生成
出力する制御回路１１ｃとから成り、且つ制御回路１１
ｃが制御電圧Ｖ ｃの変化に応じて基準電圧Ｖｒｅｆを変
化させて生成出力するための電圧可変素子を備えて成
る。
【００３２】このうち、制御回路１１ｃの構成は一実施
例の制御回路１１ｂの構成と全く同じであるために説明
を省略するが、ここでの減衰回路１０ｃは、第１のＦＥ
Ｔ１におけるゲート側が制御電圧Ｖｃを印加するための
制御端子ＴＶｃに抵抗器１を介して接続されて抵抗器１
により制御電圧Ｖｃの電圧降下されたものが印加され、
ドレイン側がコンデンサＣ１を介して高周波入力信号を
入力するための入力端子ＴＩＮ及び高周波出力信号を出
力するための出力端子ＴＯＵＴにシャントに接続され、
ソース側がコンデンサＣ２を介して接地電圧ＶＧＮＤが
印加される接地端子ＴＧＮＤに接続され、且つドレイン
側及びソース側にそれぞれ高抵抗値の抵抗器Ｒ２，Ｒ３
を介して基準電圧Ｖｒｅｆが印加される構成となってい
る。
例の制御回路１１ｂの構成と全く同じであるために説明
を省略するが、ここでの減衰回路１０ｃは、第１のＦＥ
Ｔ１におけるゲート側が制御電圧Ｖｃを印加するための
制御端子ＴＶｃに抵抗器１を介して接続されて抵抗器１
により制御電圧Ｖｃの電圧降下されたものが印加され、
ドレイン側がコンデンサＣ１を介して高周波入力信号を
入力するための入力端子ＴＩＮ及び高周波出力信号を出
力するための出力端子ＴＯＵＴにシャントに接続され、
ソース側がコンデンサＣ２を介して接地電圧ＶＧＮＤが
印加される接地端子ＴＧＮＤに接続され、且つドレイン
側及びソース側にそれぞれ高抵抗値の抵抗器Ｒ２，Ｒ３
を介して基準電圧Ｖｒｅｆが印加される構成となってい
る。
【００３３】このような構成の高周波可変減衰回路にお
いても、一実施例の場合と同様に設定動作することが可
能であり、制御電圧Ｖｃに対する減衰曲線の傾きを任意
に選択することにより、閾値電圧Ｖｔや周囲の温度等の
バラツキがあっても制御回路１１ｃからの基準電圧Ｖ
ｒｅｆにより減衰曲線を適確に補正して減衰回路１０ｃ
で減衰量を適性良く設定できる。
いても、一実施例の場合と同様に設定動作することが可
能であり、制御電圧Ｖｃに対する減衰曲線の傾きを任意
に選択することにより、閾値電圧Ｖｔや周囲の温度等の
バラツキがあっても制御回路１１ｃからの基準電圧Ｖ
ｒｅｆにより減衰曲線を適確に補正して減衰回路１０ｃ
で減衰量を適性良く設定できる。
【００３４】ところで、上述した一実施例並びに他の実
施例の高周波可変減衰回路の場合、減衰回路１０ｂ，１
０ｃにおける制御電圧Ｖｃと制御回路１１ｂ，１１ｃで
生成出力される基準電圧Ｖｒｅｆとの差電圧ΔＶに対す
る減衰量の特性を規制するために設定される閾値電圧Ｖ
ｔの変動により生じる第２の電圧Ｖｂの変動を、第３の
ＦＥＴ３におけるゲート幅を固定した条件下で第１の電
圧Ｖａを他方の分圧基準電圧との間で抵抗分圧して第２
の電圧Ｖｂを得るための抵抗器Ｒ９，Ｒ１０の抵抗値で
任意に決定するようにしているが、この第２の電圧Ｖｂ
の変動は第３のＦＥＴ３の定電流源としての閾値電圧Ｖ
ｔの変動に起因しているため、第３のＦＥＴ３の抵抗値
と抵抗器Ｒ７，Ｒ８の抵抗値とを固定した条件下で第３
のＦＥＴ３のゲート電圧を任意に決定する構成としても
同様の効果が得られる。
施例の高周波可変減衰回路の場合、減衰回路１０ｂ，１
０ｃにおける制御電圧Ｖｃと制御回路１１ｂ，１１ｃで
生成出力される基準電圧Ｖｒｅｆとの差電圧ΔＶに対す
る減衰量の特性を規制するために設定される閾値電圧Ｖ
ｔの変動により生じる第２の電圧Ｖｂの変動を、第３の
ＦＥＴ３におけるゲート幅を固定した条件下で第１の電
圧Ｖａを他方の分圧基準電圧との間で抵抗分圧して第２
の電圧Ｖｂを得るための抵抗器Ｒ９，Ｒ１０の抵抗値で
任意に決定するようにしているが、この第２の電圧Ｖｂ
の変動は第３のＦＥＴ３の定電流源としての閾値電圧Ｖ
ｔの変動に起因しているため、第３のＦＥＴ３の抵抗値
と抵抗器Ｒ７，Ｒ８の抵抗値とを固定した条件下で第３
のＦＥＴ３のゲート電圧を任意に決定する構成としても
同様の効果が得られる。
【００３５】図６は、本発明の別の実施例に係る高周波
可変減衰回路の基本構成を回路図として示したものあ
る。この高周波可変減衰回路の場合も、一実施例のもの
と同様に、高周波入力信号が入力されると共に、制御電
圧Ｖｃが印加される第１のＦＥＴ１を備え、第１のＦＥ
Ｔ１に制御電圧Ｖｃを制御するための基準電圧Ｖｒｅｆ
が印加された状態で高周波入力信号を減衰して高周波出
力信号を出力する減衰回路１０ｄと、接地接続されると
共に、印加された電源電圧Ｖｄに基づいて基準電圧Ｖ
ｒｅｆを生成出力する制御回路１１ｄとから成り、且つ
制御回路１１ｄが制御電圧Ｖｃの変化に応じて基準電圧
Ｖｒｅｆを変化させて生成出力するための電圧可変素子
を備えて成る。
可変減衰回路の基本構成を回路図として示したものあ
る。この高周波可変減衰回路の場合も、一実施例のもの
と同様に、高周波入力信号が入力されると共に、制御電
圧Ｖｃが印加される第１のＦＥＴ１を備え、第１のＦＥ
Ｔ１に制御電圧Ｖｃを制御するための基準電圧Ｖｒｅｆ
が印加された状態で高周波入力信号を減衰して高周波出
力信号を出力する減衰回路１０ｄと、接地接続されると
共に、印加された電源電圧Ｖｄに基づいて基準電圧Ｖ
ｒｅｆを生成出力する制御回路１１ｄとから成り、且つ
制御回路１１ｄが制御電圧Ｖｃの変化に応じて基準電圧
Ｖｒｅｆを変化させて生成出力するための電圧可変素子
を備えて成る。
【００３６】このうち、減衰回路１０ｄの構成は一実施
例の減衰回路１０ｂの構成と全く同じであるために説明
を省略するが、ここでの制御回路１１ｄは、電源端子Ｔ
Ｖｄに印加される電源電圧Ｖｄを接地端子ＴＧＮＤに印
加される接地電圧ＶＧＮＤとの間で抵抗分圧して第１の
電圧Ｖａを得るための抵抗器Ｒ４，Ｒ５，Ｒ６と、ドレ
イン側端子が電源電圧Ｖｄを印加するための電源端子Ｔ
Ｖｄに接続されて電源電圧Ｖｄが印加され、ゲート側端
子が制御電圧Ｖｃを印加するための制御端子Ｔ Ｖｃと抵
抗器Ｒ１との間に抵抗器Ｒ１２を介して接続されて制御
電圧Ｖｃが抵抗器Ｒ１により電圧降下されて印加され、
ソース側端子が制御電圧Ｖｃの電圧降下されたものと電
源電圧Ｖｄに基づいて一方の分圧基準電圧を生成出力す
る第２のＦＥＴ２と、ドレイン側端子が電源電圧Ｖｄを
印加するための電源端子ＴＶｄに接続されて電源電圧Ｖ
ｄが印加され、ゲート側端子が電源電圧Ｖｄを抵抗分圧
した所定の電圧に抵抗器Ｒ７を介して接続されて所定の
電圧が抵抗器Ｒ７により電圧降下されて印加され、ソー
ス側端子が電源電圧Ｖｄとこの電源電圧Ｖｄを抵抗分圧
した所定の電圧の電圧降下したものとに基づいて他方の
分圧基準電圧を生成出力する第３のＦＥＴ３と、第１の
電圧Ｖａを他方の分圧基準電圧との間で抵抗分圧して第
２の電圧Ｖｂを得るための抵抗器Ｒ８，Ｒ９と、第２の
電圧Ｖｂを一方の分圧基準電圧との間で抵抗分圧して基
準電圧Ｖｒｅｆを得るための抵抗器Ｒ１０，Ｒ１１とを
電圧可変素子として備え、抵抗器Ｒ１０及び抵抗器Ｒ１
１の間を抵抗器Ｒ２，Ｒ３の並列接続部に接続すること
により、抵抗器Ｒ１０及び抵抗器Ｒ１１の間から基準電
圧Ｖｒｅｆを出力するように構成されている。
例の減衰回路１０ｂの構成と全く同じであるために説明
を省略するが、ここでの制御回路１１ｄは、電源端子Ｔ
Ｖｄに印加される電源電圧Ｖｄを接地端子ＴＧＮＤに印
加される接地電圧ＶＧＮＤとの間で抵抗分圧して第１の
電圧Ｖａを得るための抵抗器Ｒ４，Ｒ５，Ｒ６と、ドレ
イン側端子が電源電圧Ｖｄを印加するための電源端子Ｔ
Ｖｄに接続されて電源電圧Ｖｄが印加され、ゲート側端
子が制御電圧Ｖｃを印加するための制御端子Ｔ Ｖｃと抵
抗器Ｒ１との間に抵抗器Ｒ１２を介して接続されて制御
電圧Ｖｃが抵抗器Ｒ１により電圧降下されて印加され、
ソース側端子が制御電圧Ｖｃの電圧降下されたものと電
源電圧Ｖｄに基づいて一方の分圧基準電圧を生成出力す
る第２のＦＥＴ２と、ドレイン側端子が電源電圧Ｖｄを
印加するための電源端子ＴＶｄに接続されて電源電圧Ｖ
ｄが印加され、ゲート側端子が電源電圧Ｖｄを抵抗分圧
した所定の電圧に抵抗器Ｒ７を介して接続されて所定の
電圧が抵抗器Ｒ７により電圧降下されて印加され、ソー
ス側端子が電源電圧Ｖｄとこの電源電圧Ｖｄを抵抗分圧
した所定の電圧の電圧降下したものとに基づいて他方の
分圧基準電圧を生成出力する第３のＦＥＴ３と、第１の
電圧Ｖａを他方の分圧基準電圧との間で抵抗分圧して第
２の電圧Ｖｂを得るための抵抗器Ｒ８，Ｒ９と、第２の
電圧Ｖｂを一方の分圧基準電圧との間で抵抗分圧して基
準電圧Ｖｒｅｆを得るための抵抗器Ｒ１０，Ｒ１１とを
電圧可変素子として備え、抵抗器Ｒ１０及び抵抗器Ｒ１
１の間を抵抗器Ｒ２，Ｒ３の並列接続部に接続すること
により、抵抗器Ｒ１０及び抵抗器Ｒ１１の間から基準電
圧Ｖｒｅｆを出力するように構成されている。
【００３７】この制御回路１１ｄでは、抵抗器Ｒ４及び
第３のＦＥＴ３のゲート側に接続された高抵抗値の抵抗
器Ｒ７の結線部と、抵抗器Ｒ６，Ｒ９の結線部との間に
抵抗器Ｒ５を付加し、抵抗器Ｒ４，Ｒ５の合成抵抗値を
一定にし、且つ抵抗器Ｒ４＋抵抗器Ｒ５：抵抗器Ｒ６の
抵抗値における分圧比を一定にしたまま抵抗器Ｒ５の抵
抗値を変化させることにより、基準電圧Ｖｒｅｆのバラ
ツキ変動量を任意に決定する機能を有する。
第３のＦＥＴ３のゲート側に接続された高抵抗値の抵抗
器Ｒ７の結線部と、抵抗器Ｒ６，Ｒ９の結線部との間に
抵抗器Ｒ５を付加し、抵抗器Ｒ４，Ｒ５の合成抵抗値を
一定にし、且つ抵抗器Ｒ４＋抵抗器Ｒ５：抵抗器Ｒ６の
抵抗値における分圧比を一定にしたまま抵抗器Ｒ５の抵
抗値を変化させることにより、基準電圧Ｖｒｅｆのバラ
ツキ変動量を任意に決定する機能を有する。
【００３８】即ち、この制御回路１１ｄの場合、閾値電
圧Ｖｔの変動により生じる第２の電圧Ｖｂの変動を、第
１の電圧Ｖａを他方の分圧基準電圧との間で抵抗分圧し
て第２の電圧Ｖｂを得るための抵抗器Ｒ８，Ｒ９の抵抗
値と第３のＦＥＴ３の抵抗値とを固定した条件下で第３
のＦＥＴ３におけるゲート電圧で任意に決定するため、
電源電圧Ｖｄを接地電圧ＶＧＮＤとの間で抵抗分圧して
第１の電圧Ｖａを得るための抵抗器Ｒ４，Ｒ５，Ｒ６が
抵抗値を変化させるための抵抗値可変用抵抗器Ｒ５を有
する構成となっている。
圧Ｖｔの変動により生じる第２の電圧Ｖｂの変動を、第
１の電圧Ｖａを他方の分圧基準電圧との間で抵抗分圧し
て第２の電圧Ｖｂを得るための抵抗器Ｒ８，Ｒ９の抵抗
値と第３のＦＥＴ３の抵抗値とを固定した条件下で第３
のＦＥＴ３におけるゲート電圧で任意に決定するため、
電源電圧Ｖｄを接地電圧ＶＧＮＤとの間で抵抗分圧して
第１の電圧Ｖａを得るための抵抗器Ｒ４，Ｒ５，Ｒ６が
抵抗値を変化させるための抵抗値可変用抵抗器Ｒ５を有
する構成となっている。
【００３９】このような構成の高周波可変減衰回路にお
いても、一実施例及び他の実施例の場合と同様に設定動
作することが可能であり、制御電圧Ｖｃに対する減衰曲
線の傾きを任意に選択することにより、閾値電圧Ｖｔや
周囲の温度等のバラツキがあっても制御回路１１ｄから
の基準電圧Ｖｒｅｆにより減衰曲線を適確に補正して減
衰回路１０ｄで減衰量を適性良く設定できる。
いても、一実施例及び他の実施例の場合と同様に設定動
作することが可能であり、制御電圧Ｖｃに対する減衰曲
線の傾きを任意に選択することにより、閾値電圧Ｖｔや
周囲の温度等のバラツキがあっても制御回路１１ｄから
の基準電圧Ｖｒｅｆにより減衰曲線を適確に補正して減
衰回路１０ｄで減衰量を適性良く設定できる。
【００４０】
【発明の効果】以上に述べた通り、本発明の高周波可変
減衰回路によれば、制御回路が減衰回路に印加される制
御電圧の変化に応じて基準電圧を変化させて生成出力す
るための電圧可変素子を備え、制御電圧と基準電圧との
差電圧の変化量を任意に決めることで制御電圧に対する
減衰量の傾きを任意に決定することを可能にすると共
に、基準電圧が閾値電圧により変動することにより生じ
るバラツキによる制御電圧に対する減衰曲線の補正を行
い得るようにしているため、閾値電圧や周囲の温度等の
バラツキがあっても制御回路からの基準電圧により減衰
曲線を適確に補正して減衰回路で減衰量を適性良く設定
できるようになる。この結果、減衰回路において温度に
伴ってＦＥＴの閾値電圧が正比例して変動しても、こう
した温度特性上においても基準電圧により制御電圧に対
する減衰曲線を適確に補正して減衰回路で減衰量を適性
良く設定できるようになる。
減衰回路によれば、制御回路が減衰回路に印加される制
御電圧の変化に応じて基準電圧を変化させて生成出力す
るための電圧可変素子を備え、制御電圧と基準電圧との
差電圧の変化量を任意に決めることで制御電圧に対する
減衰量の傾きを任意に決定することを可能にすると共
に、基準電圧が閾値電圧により変動することにより生じ
るバラツキによる制御電圧に対する減衰曲線の補正を行
い得るようにしているため、閾値電圧や周囲の温度等の
バラツキがあっても制御回路からの基準電圧により減衰
曲線を適確に補正して減衰回路で減衰量を適性良く設定
できるようになる。この結果、減衰回路において温度に
伴ってＦＥＴの閾値電圧が正比例して変動しても、こう
した温度特性上においても基準電圧により制御電圧に対
する減衰曲線を適確に補正して減衰回路で減衰量を適性
良く設定できるようになる。
【図１】本発明の一実施例に係る高周波可変減衰回路の
基本構成を回路図として示したものである。
基本構成を回路図として示したものである。
【図２】図１に示す高周波可変減衰回路における減衰回
路に印加される制御電圧により制御回路で生成出力され
る基準電圧の特性を示したものである。
路に印加される制御電圧により制御回路で生成出力され
る基準電圧の特性を示したものである。
【図３】図１に示す高周波可変減衰回路における減衰回
路に印加される制御電圧に対する制御電圧と制御回路で
生成出力される基準電圧との差電圧の特性を示したもの
である。
路に印加される制御電圧に対する制御電圧と制御回路で
生成出力される基準電圧との差電圧の特性を示したもの
である。
【図４】図１に示す高周波可変減衰回路における減衰回
路に印加される制御電圧に対する減衰量の特性を示した
ものである。
路に印加される制御電圧に対する減衰量の特性を示した
ものである。
【図５】本発明の他の実施例に係る高周波可変減衰回路
の基本構成を回路図として示したものである。
の基本構成を回路図として示したものである。
【図６】本発明の別の実施例に係る高周波可変減衰回路
の基本構成を回路図として示したものである。
の基本構成を回路図として示したものである。
【図７】従来の高周波可変減衰回路の基本構成を回路図
として示したものである。
として示したものである。
【図８】図７に示す高周波可変減衰回路に備えられる減
衰回路におけるＦＥＴのゲート側に印加される制御電圧
とソース側及びドレイン側に印加される基準電圧との差
電圧に対する減衰量の特性を示したものである。
衰回路におけるＦＥＴのゲート側に印加される制御電圧
とソース側及びドレイン側に印加される基準電圧との差
電圧に対する減衰量の特性を示したものである。
１，２，３ ＦＥＴ １０ａ〜１０ｄ 減衰回路 １１ａ〜１１ｄ 制御回路 Ｃ１，Ｃ２ コンデンサ Ｒ１〜Ｒ１２ 抵抗器 Ｖａ 第１の電圧 Ｖｂ 第２の電圧 Ｖｃ 制御電圧 Ｖｄ 電源電圧 ＶＧＮＤ 接地電圧 Ｖｒｅｆ 基準電圧 Ｖｔ 閾値電圧 ＴＩＮ 入力端子 ＴＯＵＴ 出力端子 ＴＶｃ 制御端子 ＴＶｄ 電源端子 ＴＧＮＤ 接地端子
Claims (6)
- 【請求項１】 高周波入力信号が入力されると共に、制
御電圧が印加される電界効果トランジスタを備え、該電
界効果トランジスタに該制御電圧を制御するための基準
電圧が印加された状態で該高周波入力信号を減衰して高
周波出力信号を出力する減衰回路と、接地接続されると
共に、印加された電源電圧に基づいて前記基準電圧を生
成出力する制御回路とから成る高周波可変減衰回路にお
いて、前記制御回路は、前記制御電圧の変化に応じて前
記基準電圧を変化させて生成出力するための電圧可変素
子を備えたことを特徴とする高周波可変減衰回路。 - 【請求項２】 請求項１記載の高周波可変減衰回路にお
いて、前記減衰回路は、前記制御電圧を印加するための
端子，前記高周波入力信号を入力するための端子，前記
高周波出力信号を出力するための端子，及び前記基準電
圧を印加するための端子を有する前記電界効果トランジ
スタとしての第１の電界効果トランジスタと、前記第１
の電界効果トランジスタにおける前記端子にそれぞれ接
続された複数の抵抗器とを備えて成り、前記制御回路
は、前記電源電圧を印加するための端子，前記制御電圧
を印加するための端子，及び前記制御電圧と前記電源電
圧とに基づいて一方の分圧基準電圧を生成出力する端子
を有する第２の電界効果トランジスタと、前記電源電圧
を印加するための端子，前記電源電圧を抵抗分圧したも
のを印加するための端子，及び前記電源電圧と該電源電
圧の抵抗分圧したものとに基づいて他方の分圧基準電圧
を生成出力する端子を有する第３の電界効果トランジス
タと、前記電源電圧を接地電圧との間で抵抗分圧して第
１の電圧を得るためのもの，前記第１の電圧を前記他方
の分圧基準電圧との間で抵抗分圧して第２の電圧を得る
ためのもの，及び前記第２の電圧を前記一方の分圧基準
電圧との間で抵抗分圧して前記基準電圧を得るためのも
のを含む複数の抵抗器とを前記電圧可変素子として備え
て成ることを特徴とする高周波可変減衰回路。 - 【請求項３】 請求項２記載の高周波可変減衰回路にお
いて、前記減衰回路における前記第１の電界効果トラン
ジスタは、ゲート側端子が前記制御電圧を印加するため
の制御端子に接続され、ドレイン側端子及びソース側端
子の一方のものが前記高周波入力信号を入力するための
入力端子に接続され、該ドレイン側端子及び該ソース側
端子の他方のものが前記高周波出力信号を出力するため
の出力端子に接続され、且つ該ドレイン側端子及び該ソ
ース側端子に前記基準電圧が印加されることを特徴とす
る高周波可変減衰回路。 - 【請求項４】 請求項２記載の高周波可変減衰回路にお
いて、前記減衰回路における前記第１の電界効果トラン
ジスタは、ゲート側端子が前記制御電圧を印加するため
の制御端子に接続され、ドレイン側端子及びソース側端
子の一方のものが前記高周波入力信号を入力するための
入力端子及び前記高周波出力信号を出力するための出力
端子にシャントに接続され、該ドレイン側端子及び該ソ
ース側端子の他方のものが接地電圧が印加される接地端
子に接続され、且つ該ドレイン側端子及び該ソース側端
子に前記基準電圧が印加されることを特徴とする高周波
可変減衰回路。 - 【請求項５】 請求項３又は４記載の高周波可変減衰回
路において、前記減衰回路における前記制御電圧と前記
基準電圧との差電圧に対する減衰量の特性を規制するた
めに設定される閾値電圧の変動により生じる前記第２の
電圧の変動を、前記第３の電界効果トランジスタにおけ
るゲート幅を固定した条件下で前記複数の抵抗器のうち
の前記第１の電圧を前記他方の分圧基準電圧との間で抵
抗分圧して該第２の電圧を得るためのものの抵抗値で任
意に決定することを特徴とする高周波可変減衰回路。 - 【請求項６】 請求項３又は４記載の高周波可変減衰回
路において、前記減衰回路における前記制御電圧と前記
基準電圧との差電圧に対する減衰量の特性を規制するた
めに設定される閾値電圧の変動により生じる前記第２の
電圧の変動を、前記複数の抵抗器のうちの前記第１の電
圧を前記他方の分圧基準電圧との間で抵抗分圧して前記
第２の電圧を得るためのものの抵抗値と前記第３の電界
効果トランジスタの抵抗値とを固定した条件下で該第３
の電界効果トランジスタにおけるゲート電圧で任意に決
定するため、該複数の抵抗器のうちの前記電源電圧を接
地電圧との間で抵抗分圧して第１の電圧を得るためのも
のは、抵抗値を変化させるための抵抗値可変用抵抗器を
含むことを特徴とする高周波可変減衰回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007782A JP3332082B2 (ja) | 2000-01-17 | 2000-01-17 | 高周波可変減衰回路 |
| KR1020010002246A KR20010076268A (ko) | 2000-01-17 | 2001-01-15 | 제어가능한 기준전압을 갖는 고주파가변감쇠기 |
| US09/760,625 US6542045B2 (en) | 2000-01-17 | 2001-01-16 | High-frequency variable attenuator having a controllable reference voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007782A JP3332082B2 (ja) | 2000-01-17 | 2000-01-17 | 高周波可変減衰回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196899A JP2001196899A (ja) | 2001-07-19 |
| JP3332082B2 true JP3332082B2 (ja) | 2002-10-07 |
Family
ID=18536144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000007782A Expired - Fee Related JP3332082B2 (ja) | 2000-01-17 | 2000-01-17 | 高周波可変減衰回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6542045B2 (ja) |
| JP (1) | JP3332082B2 (ja) |
| KR (1) | KR20010076268A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135095A (ja) * | 2000-10-26 | 2002-05-10 | Nec Kansai Ltd | Ｉｃスイッチ |
| GB2379567B (en) * | 2001-08-30 | 2003-09-10 | Zarlink Semiconductor Ltd | Controllable attenuator |
| US7340229B2 (en) * | 2004-08-20 | 2008-03-04 | Matsushita Electric Industrial Co., Ltd. | High frequency amplification circuit and mobile communication terminal using the same |
| JP4696701B2 (ja) * | 2005-06-07 | 2011-06-08 | ソニー株式会社 | 抵抗回路 |
| US20080079477A1 (en) * | 2006-09-29 | 2008-04-03 | Michael Wendell Vice | Attenuators with progressive biased field-effect transistors |
| US20080079476A1 (en) * | 2006-09-29 | 2008-04-03 | Michael Wendell Vice | Gate load impedance networks for field effect transistor attenuators and mixers |
| WO2008063133A1 (en) * | 2006-11-24 | 2008-05-29 | Agency For Science, Technology And Research | A source follower attenuator |
| US7965152B2 (en) * | 2008-12-02 | 2011-06-21 | Microchip Technology Incorporated | Attenuator with a control circuit |
| US8264272B2 (en) * | 2009-04-22 | 2012-09-11 | Microchip Technology Incorporated | Digital control interface in heterogeneous multi-chip module |
| CN108319199B (zh) * | 2018-02-08 | 2024-03-15 | 成都芯通软件有限公司 | 一种射频衰减插片等效衰减控制电路 |
| JP2021043786A (ja) * | 2019-09-12 | 2021-03-18 | キオクシア株式会社 | 半導体装置および電圧供給方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673492A (en) * | 1971-07-27 | 1972-06-27 | Us Army | Voltage controlled hybrid attenuator |
| JPS59134928A (ja) | 1983-01-21 | 1984-08-02 | Sharp Corp | 電力線搬送における信号伝送方式 |
| US4975604A (en) * | 1987-05-29 | 1990-12-04 | Triquint Semiconductor, Inc. | Automatic return-loss optimization of a variable fet attenuator |
| JPS63312708A (ja) | 1987-06-15 | 1988-12-21 | Matsushita Electric Ind Co Ltd | 可変減衰器 |
| US4839611A (en) | 1988-03-07 | 1989-06-13 | Digital Equipment Corporation | Voltage controlled high-frequency attenuator |
| CH675181A5 (ja) | 1988-05-19 | 1990-08-31 | Siemens Ag Albis | |
| JP2924483B2 (ja) | 1992-08-21 | 1999-07-26 | 日本電気株式会社 | 可変減衰器 |
| JP3000795B2 (ja) | 1992-08-25 | 2000-01-17 | 日本電気株式会社 | 可変減衰器 |
| JPH06216688A (ja) | 1993-01-13 | 1994-08-05 | Mitsubishi Electric Corp | 定インピーダンス電圧制御可変減衰器 |
| JP3114611B2 (ja) | 1996-03-28 | 2000-12-04 | 日本電気株式会社 | 半導体記憶装置 |
| JPH10126176A (ja) | 1996-10-15 | 1998-05-15 | Sony Corp | 伝送回路装置 |
| JP3586059B2 (ja) | 1997-02-26 | 2004-11-10 | 株式会社東芝 | 半導体回路 |
| JPH10261925A (ja) | 1997-03-17 | 1998-09-29 | Toshiba Corp | 高周波増幅器 |
| JPH11168395A (ja) | 1997-12-04 | 1999-06-22 | Nec Eng Ltd | 送信電力制御回路 |
| DE69939359D1 (de) | 1998-04-24 | 2008-10-02 | Matsushita Electric Ind Co Ltd | Verstärker |
-
2000
- 2000-01-17 JP JP2000007782A patent/JP3332082B2/ja not_active Expired - Fee Related
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2001
- 2001-01-15 KR KR1020010002246A patent/KR20010076268A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2001196899A (ja) | 2001-07-19 |
| US20010028282A1 (en) | 2001-10-11 |
| KR20010076268A (ko) | 2001-08-11 |
| US6542045B2 (en) | 2003-04-01 |
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