JPH0217726A - 基準電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基準電圧発生回路に関し、例えば半導体集
積図、路装置に内蔵されるアナログ／ディジタル変換回
路用の基準電圧発生回路に利用して有効な技術に関する
ものである。

〔従来の技術〕

半導体集積回路装置に内蔵されるアナログ／ディジタル
変換回路用の基準電圧発生回路として、複数個の抵抗体
を電源端子間に直列に接続して、複数個の基準電圧を形
成するものがある。このような基準電圧回路に関しては
、例えば特開昭５６−１０２１２１号公報がある。

〔発明が解決しようとする課題〕

上記のような抵抗ス゛トリング回路では、電源電圧の変
動に対する補償の点で配慮がなされさておらず、各タッ
プの基準電圧に変動が生じるという問題がある。なお、
電圧クランプ回路を用いて定電圧を形成して、抵抗スト
リング回路に供給することも考えられるが、この場合に
はクランプ電圧は必然的に電源電圧以下の小さな電圧に
なるため、電源電圧を有効に利用できず、多数の基準電
圧を発生させることができない。

この発明の目的は、高精度で高安定の基準電圧発生回路
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、基準電圧を形成する抵抗素子と同一材料で形
成されたサンプル抵抗に定電圧を供給して電流を形成し
、このサンプル抵抗に流れる電流を電流ミラー回路を介
して基準電圧を形成する抵抗素子に流して、基準電圧を
形成する。

〔作　用〕

上記した手段によれば、抵抗素子のプロセスバラツキと
上記サンプル抵抗のプロセスバラツキとが同様に生じる
ため、サンプル抵抗で形成された電流を抵抗素子に流し
て得られる基準電圧は、プロセスバラツキが相殺されて
、高精度で高安定になるものである。

〔実施例１〕 第１図には、この発明に係る基準電圧発生回路の一実施
例の回路図が示されている。同図の各回路素子は、公知
の半導体集積回路の製造技術によって、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴＱ３ないしＱ５等は、かかる半導体基板表面に形
成されたソース領域、ドレイン領域及びソース領域とド
レイン領域との間の半導体基板表面に薄い厚さのゲート
絶縁膜を介して形成されたポリシリコンからなるような
ゲート電極から構成される。ＮチャンネルＭＯＳ　Ｆ　
ＥＴＱｌ、Ｑ２等は、上記半導体基板表面に形成された
Ｐ型ウェル領域に形成される。これによって、半導体基
板は、その上に形成されたＰチャンネルＭＯ３ＦＥＴの
共通の基板ゲート（バックゲート）を構成する。Ｐ型つ
ヱル領域は、その上に形成されたＮチャンネルＭＯＳ　
Ｆ　ＥＴの基板ゲート（バックゲート）を構成する。

もちろん、上記ＮチャンネルＭＯ３ＦＥＴとＰチャンネ
ルＭＯ３ＦＥＴとを、単結晶Ｐ型シリコンからなる半導
体基板と、それに形成されたＮ型ウェル領域を用いて形
成してもよい。この場合、後述するようなバイアス回路
は、Ｎ型ウェル領域内に設けられたＰチャンネルＭＯＳ
　Ｆ　ＥＴを用いて基準となる定電流を形成する。

ＭＯＳＦＥＴＱＩないしＱ６と抵抗Ｒｓはバイアス回路
を構成する。ＮチャンネルＭＯ３ＦＥＴＱ６はゲートと
ドレインが共通化されてダイオード構成とされる。この
ＭＯＳＦＥＴＱ６のソースは、負の電源電圧−■に結合
される。上記ＭＯ３ＦＥＴＱ６とゲートが共通化された
ＮチャンネルＭＯＳＦＥＴＱＩは、そノソースと電源電
圧−Ｖとの間に、上記ＭＯ３ＦＥＴＱＩとＱ６に流れる
電流の電流値を決める抵抗Ｒｓが設けられる。

上記ＭＯ３ＦＥＴＱ６とＱｌとは、しきい値電圧が異な
るようにされること、又はしきい値電圧を同じとしてサ
イズが異ならせること、あるいは後述する電流ミラー回
路により流れる電流を異ならせることにより、ＭＯ３Ｆ
・ＥＴＱｌのゲート。

ソース間電圧に対して、ＭＯ５ＦＥＴＱ６のゲート、ソ
ース間電圧が大きくされる。これにより、抵抗Ｒｓの抵
抗値と、上記ＭＯ５ＦＥＴＱ６とＱｌのゲート、ソース
間電圧の差電圧とに従った電流がＭＯ５ＦＥＴＱＩに流
れるものとなる。

この実施例では、特に制限されないが、ＭＯ３ＦＥＴＱ
Ｉのドレイン側には、ＭＯ３ＦＥＴＱＩのドレイン電圧
を一定とするＮチャンネルＭＯ５ＦＥＴＱ２が直列に設
けられる。このＭＯ５ＦＥＴＱ２は、そのサイズがＭＯ
３ＦＥＴＱＩに比べて大きく形成される。それ故、ＭＯ
３ＦＥＴＱ２のドレイン電流は、ＭＯ３ＦＥＴＱＩのド
レイン電流に従った電流となる。そして、ＭＯＳ　Ｆ　
ＥＴＱ２のゲートには、ＭＯ３Ｆ、ＥＴＱｌ、Ｑ６のゲ
ートと共通接続されるためＭＯ５ＦＥＴＱＩのドレイン
電圧を一定にできる。

ＭＯ３ＦＥＴＱ２のドレイン側には、ＰチャンネルＭＯ
５ＦＥＴＱ３ないしＱ５により構成される電流ミラー回
路が設けられ、ＭＯ５ＦＥＴＱＩのドレイン電流に対応
したドレイン電流をＮチャンネルＭＯ５ＦＥＴＱ６に流
すようにするものである。電流ミラー回路において、Ｍ
Ｏ３ＦＥＴＱ５は、前記ＭＯ３ＦＥＴＱ２ど同様にＭＯ
３ＦＥＴＱ４のドレイン電圧を一定にして出力電流特性
の改善を図るためのものである。

上記バイアス回路において、例えば、ＭＯ３ＦＥＴＱＩ
とＱ６のしきい値電圧及びサイズを同じとしたときには
、ＭＯ３ＦＥＴＱ３とＱ４のサイズ比によりＭＯ３ＦＥ
ＴＱ６のドレイン電流を大きくして、ＭＯ３ＦＥＴＱ６
のゲート　ソース間電圧を、ＭＯ３ＦＥＴＱＩのゲート
　ソース間電圧より大きくする。あるいは、上記ＭＯＳ
　Ｆ　ＥＴＱｌのサイズをＭＯ３ＦＥＴＱ６に比べて大
きくしたときには、両ＭＯ３ＦＥＴＱＩとＱ６のドレイ
ン電流を等しくして、ＭＯＳＦＥＴのゲート。

ソース間電圧を、ＭＯ３ＦＥＴＱＩのゲート、ソース間
電圧より大きくする。ＭＯ３ＦＥＴＱＩとＱ６のしきい
値電圧に差を持たせるようにしてもよい。このようにＭ
Ｏ３ＦＥＴＱＩとＱ２のゲート、ソース間電圧の差を抵
抗Ｒｓに印加して電流設定を行うものであり、ＭＯＳＦ
ＥＴの基板効果の影響を受けないようにするため、ＭＯ
３ＦＥＴＱ１、Ｑ２が形成されるＰ型ウェル領域は、Ｍ
Ｏ３ＦＥＴＱＩのソースに結合される。上記ＭＯ３ＦＥ
ＴＱ６のドレインからは、ＭＯ３ＦＥＴＱ６のゲート、
ソース間電圧（しきい値電圧）に対応した基準定電圧Ｖ
ｓが得られる。

上記バイアス回路で形成された基準定電圧Ｖｓは、演算
増幅回路ＯＰＩの非反転入力（ト）に供給される。この
演算増幅回路ＯＰＩの出力電圧は、ＮチャンネルＭＯ３
ＦＥＴＱ７のゲートに供給され、そのソースと電源電圧
−■との間には後述する基準電圧Ｖｌ等を形成する分圧
抵抗ＲＬと同一材料で同一幅を持つサンプル抵抗ＲＢが
設けられる。ＭＯ３ＦＥＴＱ７のソース電圧、言い換え
るならば、上記サンプル抵抗ＲＢの電圧降下により形成
された電圧は、上記演算増幅回路ＯＰＩの反転入力（−
）に帰還される。これにより、抵抗ＲＢには上記バイア
ス回路で形成した基準定電圧■Ｓと等価な電圧が供給さ
れる。それ故、抵抗ＲＢに流れる電流は、サンプル抵抗
ＲＢの持つプロセスバラツキや温度依存性に対応して変
化、変動するものとなる。

この電流は、ＭＯ３ＦＥＴＱ７を介してＰチャンネルＭ
Ｏ３ＦＥＴＱＢないしＱＩＯからなる前記同様な電流ミ
ラー回路を介して基準電圧■１等を形成する分圧抵抗Ｒ
Ｌに供給される。分圧抵抗ＲＬは、上記サンプ抵抗ＲＢ
と同一材料で同一幅を持つようにされる。分圧抵抗ＲＬ
には、代表として例示的に示されている基準電圧Ｖ１な
いし■５等のような複数のステップ状の電圧を形成する
ための複数からなるコンタクト（タップ）を持つように
される。

この実施例では、特に制限されないが、上記基準電圧■
１ないし■５等の基準となる電圧を外部から設定できる
ようにするため、上記分圧抵抗ＲＬの他端側には外部基
準電圧Ｖｒｅｆがボルテージフォロワ形態の演算増幅回
路ＯＰ２を介して供給される。これによって、分圧抵抗
ＲＬにより形成される基準電圧Ｖ１〜ｖ５等は、外部基
準電圧■ｒｅｆを基準にし、分圧抵抗ＲＬの抵抗値と上
記電流ミラー回路から供給される電流値とによる決まる
各タップでの電圧降下により決定される。

このような基準電圧■１ないし■５等は、特に制限され
ないが、アナログ／ディジタル変換回路ＡＤＣの基準電
圧として用いられる。アナログ／ディジタル変換回路Ａ
ＤＣは、入力電圧Ｖｉｎを基準電圧ＶｌなしいＶ５と比
較参照して、複数ビットからなるディジタル信号Ｄｏｕ
ｔを形成する。このようなアナログ／ディジタル変換回
路は、この発明には直接関係がなく、広く知られている
ので同図ではブラックボックスとして示している。なお
、アナログ／ディジタル変換回路ＡＤＣにおいて、Ｎビ
ットからなる出力を得る場合には、変換方式にもよるが
おおよそ２Ｎ個の基準電圧が必要になるものである。し
たがって、同図の基準電圧Ｖ１ないしｖ５は、基準電圧
が複数個あることのみを例示的に示しているにすぎない
。

この実施例においては、上記のようにサイプル抵抗ＲＢ
と基準電圧を形成する分圧抵抗ＲＬとが同一材料で同一
寸法を持つ。それ故、単位長さ当たりの抵抗値には、同
様なプロセスバラツキや温度依存性を持つ。したがって
、サンプル抵抗により形成された電流は、上記プロセス
バラツキや温度依存性による抵抗値の変化、変動に対し
て逆比例的に変化、変動するものとなる。このような電
流が流れる分圧抵抗ＲＬにおいては、上記同様なプロセ
スバラツキや温度依存性を持つことから、それが相殺さ
れて、プロセスバラキや温度依存性に無関係な高精度の
基準電圧■１ないしＶ５等を形成するものである。また
、分圧抵抗ＲＬには、電流ミラー回路（電流源）により
形成された電流が流れるものであるため、電源電圧−■
の変動の影響を受けなく高安定とすることができる。

なお、基準定電圧Ｖｓは、サンプル抵抗ＲＢの持つプロ
セスバラツキや温度依存性を電流に変換するものである
から、それ自体が絶対値的に一定であることは必要なく
、それ自体のプロセスバラツキは無視できる。すなわち
、基準定電圧Ｖｓは、前記のようなサンプル抵抗（分圧
抵抗）のプロセスバラツキや温度依存性に対して一定で
あることを持って足りるものである。

〔実施例２〕 第２図には、この発明の他の一実施例の回路図が示され
ている。

この実施例では、前記バイアス回路における電流値を決
める抵抗Ｒｓに代えてサンプル抵抗ＲＢが接続される。

この構成では、前記のようなバイアス回路に流れる電流
がサンプル抵抗ＲＢのプロセスバラツキや温度依″存性
に従ったものとなる。

このようなバイアス回路の電流を取り出すために、Ｎチ
ャンネルＭＯ３ＦＥＴＱ６に対して電流ミラー形態にさ
れたＮチャンネルＭＯ３ＦＥＴＱＩ　１と、Ｐチャンネ
ルＭＯ３ＦＥＴＱ３に対して電流ミラー形態にされたＮ
チャンネルＭＯ３ＦＥＴＱ１４が設けられる。これらの
ＭＯ３ＦＥＴＱＩ　１とＱｌ４には、その出力電流を選
択的に出力こせるための相補型スイッチとしてのＮチャ
ンネルＭＯＳＦＥＴＱ１２及びＰチャンネルＭＯ３ＦＥ
ＴＱ１３が設けられる。上記ＭＯ３ＦＥＴＱＩ　２とＱ
ｌ３のゲートには、制御回路Ｃ０ＮＴにより形成された
切り換え信号が供給される。

上記ＮチャンネルＭＯ３ＦＥＴＱ１２を通した吸い込み
電流又はＰチャンネルＭＯ５ＦＥＴＱＩ３を通した押し
出し電流は、分圧抵抗ＲＬに供給される。この分圧抵抗
ＲＬの他端には、ボルテージフォロワ形態の演算増幅回
路ＯＰ２を介して外部基準電圧Ｖｒｅｆが供給される。

この外部基準電圧Ｖｒｅｆは、前記第１図の外部基準電
圧Ｖｒｅｆと異なる作用を持つ。すなわち、この実施例
の外部基準電圧Ｖｒｅｆは、上記分圧抵抗ＲＬにより形
成される基準電圧の中点電圧としての意味を持つもので
ある。このことは、次の説明から明らかになるであろう
。

この実施例では、ＭＯ３ＦＥＴＱ６とＱｌとの間の実質
的なしきい値電圧（ゲート、ソース間電圧）の差電圧を
基準定電圧としてそのまま用いて、サンプル抵抗ＲＢの
プロセスバラツキや温度依存性に対応した電流を形成す
る。この電流は、上記ＭＯ３ＦＥＴＱＩ　１とＱ１２に
より取り出される。

この場合、ＭＯ３ＦＥＴＱＩ　１、Ｑ１２のサイズを対
応するＭＯ３ＦＥＴＱ６、Ｑ３に対して適当に設定する
ことにより、両型流が等しくなるように設定することが
重要である。例えば、上記ＭＯ３ＦＥＴＱＩとＱ６のゲ
ート、ソース間電圧の差をしきい値電圧に差を持たせる
ことや、サイズを異ならせることにより形成した場合に
は、ＭＯ３ＦＥＴＱ６とＱｌｌ、ＭＯ３ＦＥＴＱ３とＱ
１４のサイズを等しく設定すればよい。

例えば、制御回路Ｃ０ＮＴによりＰチャンネルＭＯ３Ｆ
ＥＴＱＩ　３をオン状態にした場合には、分圧抵抗ＲＬ
にはＭＯ３ＦＥＴＱ１４により形成された押し出し電流
が流れることになる。したがって、基準電圧■１ないし
■５は、外部基準電圧Ｖｒｅｆに対して正極性側の電圧
とされる。上記制御回路Ｃ０ＮＴによりＮチャンネルＭ
ＯＳ　Ｆ　ＥＴＱ１２をオン状態にした場合には、分圧
抵抗ＲＬにはＭＯ８ＦＥＴＱＩＩにより形成された吸い
込み電流が流れることになる。したがって、基準電圧■
１ないし■５は、外部基準電圧Ｖｒｅｆに対して負極性
側の電圧とされる。したがって、分圧抵抗Ｒｌ、におけ
る１つのタップから得られる基準電圧■１は、外部基準
電圧Ｖｒｅｆを中点として正負の基準電圧上■１になる
。こたとは、例示的に示されている他のタップの基準電
圧■２〜Ｖ５においても上記同様に士■２〜±■５にな
る。

この構成においては、前記のようにサンプル抵抗ＲＢに
より形成した電流をそれと同じ材料で同一幅を持つ分圧
抵抗ＲＬに流すことにより、そのプロセスバラツキや温
度依存性を相殺させることができる他、タップ数の２倍
の数の基準電圧を得ることができる。しかも、正と負の
基Ｙ＄主電圧、同じ抵抗で形成しているから相対的に等
しい電圧となり、より高精度の電圧を得ることができる
ものとなる。

第３図には、上記第２図の実施例回路の変形例が示され
ている。

この実施例では、前記バイアス回路に対して設けられる
ＮチャンネルＭＯ３ＦＥＴ側の電流ミラー回路及びスイ
ッチを省略して９、Ｐチャンネル、Ｍ・０３ＦＥＴＱ１
４、Ｑ１３を介して電圧抵抗ＲＬに押し出し電流を流す
ようにしている。この実施例のＰチャンネルＭＯ３ＦＥ
ＴＱＩ　３は、前記のようなスイッチ作用を持つもので
はなく、ＭＯ３ＦＥＴＱ５やＱ２のように電流ミラー回
路を構成するＰチャンネルＭＯ３ＦＥＴＱ１４のドレイ
ン電圧を定電圧化させるものである。

この実施例では、前記第１図の実施例と同様に上記基準
電圧ｖ１ないし■５等の基準となる電圧を外部から設定
できるようにするため、上記分圧抵抗ＲＬの他端側には
外部基準電圧Ｖｒｅｆがボルテージフォロワ形態の演算
増幅回路ＯＰ２を介して供給される。これによって、分
圧抵抗ＲＬにより形成される基準電圧Ｖ１〜■５等は、
外部基準電圧Ｖｒｅｆを基準にし、分圧抵抗ＲＬの抵抗
値と上記電流ミラー回路から供給される電流値とによる
決まる各タップでの電圧降下により決定される。

この実施例においても、前記のようにサンプル抵抗ＲＢ
により形成した電流をそれと同じ材料で同一幅を持つ分
圧抵抗ＲＬに流すことにより、そのプロセスバラツキや
温度依存性を相殺させることができる。この実施例では
、上記バイアス回路において形成される定電圧を用いて
いるので、回路の簡素化ができる。すなわち、この実施
例回路では、前記第１図の実施例のように演算増幅回路
ＯＰ１やその出力側に設けらる電流ミラー回路を省略で
きるものある。

以上説明した第１図ないし第３図の実施例回路において
、動作電源として正の電圧を用いる場合には、電流ミラ
ー回路が電源電圧側に設けられる構成となるが、電流ミ
ラー回路は電流源として動作するため電源依存性を持た
なくできる。したがって、この場合には、分圧抵抗ＲＬ
、の他端に回路の接地電位を供給して、接地電位を基準
にして上記各基準電圧■１ないし■５等を形成する構成
とすることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１基準電圧を形成する分圧抵抗と同一材料で形成さ
れたサンプル抵抗に定電圧を供給して電流を形成し、こ
のサンプル抵抗に流れる電流を電流ミラー回路を介して
基準電圧を形成する抵抗素子に流して基準電圧を形成す
る。この構成においては、分圧抵抗のプロセスバラツキ
及び温度依存性と上記サンプル抵抗のプロセスバラツキ
及び温度依存性とが同様に生じるため、サンプル抵抗で
形成された電流を、上記の分圧抵抗に流すことによって
形成される基準電圧は、プロセスバラツキ及び温度依存
性が相殺されるから高精度で高安定になるものである。

（２）一対のＭＯＳＦＥＴの実質的のゲートソース間電
圧差をサンプル抵抗に印加して電流を形成し、それを電
流ミラー回路を介して上記ＭＯ３ＦＥＴに帰還させるバ
イアス回路を構成し、それに電流ミラーＭＯＳ　Ｆ　Ｅ
Ｔを設けてスイッチＭＯ３ＦＥＴを介して選択的に押し
出し電流と吸い込み電流を出力させて上記基準電圧を形
成する分圧抵抗に流すようにすることによって、分圧抵
抗の他端側を中点として分圧抵抗における同じタップか
ら正負の対称的な２つの基準電圧を得ることができる。

この構成においては、前記のようにサンプル抵抗により
形成した電流をそれと同じ材料で同一幅を持つ分圧抵抗
に流すことにより、そのプロセスバラツキや温度依存性
を相殺させることができることの他、タップ数の２倍の
数の基準電圧を得ることができ、しかも、正と負の基準
電圧は、同じ抵抗で形成しているから相対的に等しい電
圧となりより高精度の電圧を得ることができるという効
果が得られる。

（３）一対のＭＯＳ　Ｆ　ＥＴのゲート、ソース間電圧
の差電圧を受け、電流値を決める抵抗にサンプル抵抗Ｒ
Ｂを用いることにより、バイアス回路に流れる電流がサ
ンプル抵抗ＲＢのプロセスバラツキや温度依存性に従っ
たものとなり、それを基準電圧を形成する分圧抵抗に流
す構成を採ることにより、回路の簡素化を図ることがで
きるという効果が得られる。

（４）電流ミラーのような電流源回路により形成した電
流を分圧抵抗に流して基準電圧を形成するものであるた
め、動作電圧を有効に利用でき、タップ数を多くとれる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、サンプル抵抗に
流れる電流を形成するための定電圧は、半導体集積回路
に内蔵される各種定電圧素子や用いた定電圧発生回路に
より形成されたものを用いるもの他、半導体集積回路の
外部から供給するものとしてもよい。また、第１図ない
し第３図において、電流ミラー回路は、出力側ＭＯ３Ｆ
ＥＴに直列に接続されるＭＯＳＦＥＴを省略するもので
あってもよい。アナログ／ディジタル変換を行うＡ／Ｄ
変換回路の変換方式、その具体的回路構成は、前記複数
の基準電圧を用いるものであれば何であってもよい。

この発明は、前記のようなアナログ／ディジタル変換回
路に用いられる基準電圧の他、半導体集積回路に内蔵さ
れ、電源、温度及びプロセス依存性を持たない基準電圧
発生回路として広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、基準電圧を形成する分圧抵抗と同一材料で
同一幅に形成されたサンプル抵抗に定電圧を供給して電
流を形成し、このサンプル抵抗に流れる電流を電流ミラ
ー回路を介して基準電圧を形成する抵抗素子に流して基
ｔ＄雷電圧形成することより、分圧抵抗のプロセスバラ
ツキ及び温度依存性と上記サンプル抵抗のプロセスバラ
ツキ及び温度依存性とが同様に生じてプロセスバラツキ
及び温度依存性が相殺されるから高精度で高安定の基準
電圧を得ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図、 第３図は、この発明の更に他の一実施例を示す回路図で
ある。 ＯＰｌ、０Ｐ２−　・演算増幅回路、ＡＤＣ−。 アナログ／ディジタル変換回路、Ｃ０ＮＴ・・制御回路

Claims (1)

1. 【特許請求の範囲】 １、基準電圧を形成する抵抗素子と同一材料で形成され
   たサンプル抵抗に定電圧を供給する回路と、上記サンプ
   ル抵抗に流れる電流を受けて基準電圧を形成する抵抗素
   子に電流を供給する電流ミラー回路とを含むことを特徴
   とする基準電圧発生回路。 ２、上記サンプル抵抗に定電圧を供給する回路は、基準
   定電圧が非反転入力に供給された演算増幅回路と、この
   演算増幅回路の出力電圧がゲートに供給され、ソース電
   圧を上記演算増幅回路の反転入力に帰還させるとともに
   、上記サンプル抵抗が設けられたＭＯＳＦＥＴとからな
   るものであることを特徴とする特許請求の範囲第１項記
   載の基準電圧発生回路。 ３、上記基準定電圧は、ダイオード形態に接続された第
   １のＭＯＳＦＥＴと、この第１のＭＯＳＦＥＴとゲート
   が共通化された第２のＭＯＳＦＥＴと、上記第２のＭＯ
   ＳＦＥＴのソース側に設けられ、上記第１と第２のＭＯ
   ＳＦＥＴとにおけるゲート、ソース間電圧の差電圧が供
   給される抵抗素子と、上記第２のＭＯＳＦＥＴのドレイ
   ンから得られる電流を受けて第１のＭＯＳＦＥＴのドレ
   イン電流として帰還させる電流ミラー回路とを含み、上
   記第１のＭＯＳＦＥＴのドレインから出力されるもので
   あることを特徴とする特許請求の範囲第１又は第２項記
   載の基準電圧発生回路。 ４、上記基準定電圧を形成する第２のＭＯＳＦＥＴのソ
   ース側に設けられる抵抗は、サンプル抵抗を併用するも
   のであり、第１のＭＯＳＦＥＴに流れる電流に基づいて
   基準電圧を形成する抵抗素子に供給される電流が形成さ
   れるものであることを特徴とする特許請求の範囲第３項
   記載の基準電圧発生回路。