JPH03251817A

JPH03251817A - 液晶駆動用電源回路

Info

Publication number: JPH03251817A
Application number: JP5018890A
Authority: JP
Inventors: Takashi Yamaguchi; 剛史山口; Yoshifumi Sakaguchi; 芳文坂口; Kenji Sawada; 健司沢田; Shinji Ito; 伸二伊藤; Koji Saito; 光司斎藤
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1990-03-01
Filing date: 1990-03-01
Publication date: 1991-11-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電源回路技術に関し、例えば液晶表示駆動回
路用の電源回路に利用して有効な技術に関する。

［従来の技術］第２図（Ａ）には、従来一般に用いられている液晶表示
駆動回路の電源回路（以下液晶電源回路と略す）が示さ
れている。この液晶電源回路では、所望の電源電圧を得
る手段として直列抵抗Ｒｌ　ｌＲ，、Ｒ，からなる抵抗
分圧回路を用い、出力端子に容量Ｃ，，Ｃ，を付加して
電源の安定化を図っている。しかしながら第２図（Ａ）
の電源回路にあっては容量Ｃ，，Ｃ，がＩＣやＬＳＩに
搭載不可能な大きさになるため、外付は部品として出力
端子に接続しなくてはならず、部品点数が多くなる。

そこで、第２図（Ｂ）に示すように基準となる電圧は抵
抗分圧回路２で発生するが、ＭＯＳＦＥＴＱ、〜Ｑ、と
電圧比較回路３８〜３ｄとにより、負帰還回路構成を採
ることにより液晶駆動電源の安定化を図るようにした電
源回路も提案されている（特開昭５５−１４６８９号）
。

一方、液晶表示装置は、液晶にしきい値を超えた電界が
印加されると分子の配向が変わるという性質を利用して
、２つの透明電極（コモン電極・セグメント電極）で液
晶を挾み込んだ各画素を点灯もしくは非点灯の状態に導
びき表示を行なう装置である。ところで、液晶は直流電
圧が長時間印加されると極端に寿命が短くなる欠点を有
するため、一対の電極は交流駆動され平均直流電圧が零
になるように動作させられる。また、選択した画素に加
えた電界が隣接した画素にも影響を与えるクロストーク
と呼ばれる現象を回避するため、非選択時にもしきい値
以下の電圧が印加される。

第３図に、コモン電極及びセグメント電極の駆動波形例
との差分であるところの液晶に印加される電圧の例を示
す。基本電源をｖＤｔ）とし、液晶電源回路によすＶ　
ｒ＞　ｔ）からＶ　１　＝　２　／　３　Ｖ　ＤｏとＶ
　２　＝　１　／　３　Ｖ　ｏ　Ｄの２つの電源電圧を
作り出したとした場合、液晶には、選択時にＶ　Ｄ　ｒ
）及び−ｖＤｔ）の電圧が一定周期で交互に印加され、
非選択時には、１／３ＶＤＤ及び−１／　３　Ｖ　Ｄ　
Ｄの電圧が交互に印加される。ここで平均直流電圧がＯ
Ｖとなるためには、Ｖｌ、Ｖ２の電位が正確に出力され
ることが要求される。

［発明が解決しようとする課題］近年、液晶表示装置は、液晶表示画面の大型化およびド
ツトマトリクス方式による高品質化が図られている。こ
のことは、液晶電源回路に対する負荷が増大することを
意味し、電源の出力インピーダンスを低くすることが要
求されている。

ところが、第２図に示す従来の電源回路にあっては、抵
抗分割により出力電位を得ているため、出力インピーダ
ンスを低下させれば、必然的に分割抵抗に流れる電流が
増大し、消費電力が増大する。しかるに、特開昭５５−
１４６８９号にて開示された発明（第２図（Ｂ）参照）
では、分割抵抗値と、ＭＯＳＦＥＴのＯＮ抵抗値、許容
変動幅等の関係には、言及されていない。また、容量を
持たないことから回路発振するおそれがある。そこで、
発振等の動作を回避させるには、出力インピーダンスは
主に分割抵抗Ｒ３１〜Ｒ３３によす形成されるものと考
えられる。その結果消費電力は有効に低減されず、電卓
のように電池電源採用の商品にとっては、大きな問題と
なる。

本発明は、負荷の大きな液晶表示装置に対しても、安定
した電源電圧を与えられる低出力インピーダンスで、か
つ低消費電力の液晶電源回路を提供することを目的とす
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、出力段の分圧抵抗を省略し、出力段を主電源
の高電位側と低電位側との間に直列に接続された一対の
ＭＯＳ　Ｆ　ＥＴのみで構成し、それらのＭＯＳ　Ｆ　
ＥＴに与えられるゲート電位を適当に制御することによ
り、それらのＭＯＳ　Ｆ　ＥＴが同時に導通状態となら
ないようにして、貫通電流の発生を防圧することを回路
の基本構成とした。

また、ＭＯＳＦＥＴのゲート電位を制御する手段として
は、それぞれのＭＯＳＦＥＴとの組み合わせで、液晶電
源電圧の変動に負帰還のかかる構成となるように電圧比
較器を用い、２つの電圧比較器の基準電圧には、２つの
ＭＯＳＦＥＴが同時に導通状態とならないように、液晶
駆動電位から適当な許容変動幅分だけ正の方向または負
の方向にずれた電位をそれぞれ与えるものを用いるよう
にしたものである。さらに、出力点の安定化を図るため
、出力点にはコンデンサを接続する。この場合、そのコ
ンデンサの容量値と、ＭＯＳＦＥＴのオン抵抗値により
、負帰還動作時に、出力電位が負側に許容電圧値分ずれ
た電位から正側に許容電圧値分ずれた電位まで、あるい
は、正側にずれた電位から負側にずれた電位まで変動す
るのに要すると予想される時間よりも、応答時間が短い
電圧比較器を組み合わせる。

１作用コ上記した手段によれば、液晶駆動電源と主電源の高電位
側もしくは低電位側に接続されたそれぞれのＭＯＳ　Ｆ
　ＥＴは、同時に導通状態とならないため、消費電流を
増加させることなく、出力インピーダンスを下げること
が可能となる。また、定常的な電流消費を行なわなくて
も、付加された容量値を適正な値に設定することにより
、出力の安定性を確保できる。

［実施例コ第１図には本発明を液晶駆動用電源回路に適用した場合
の一実施例が示されている。

第１図において、１はバッテリのような主電源、２は主
電源１の電圧Ｖ　Ｄ　Ｄを分圧するための抵抗分圧回路
で、この抵抗分圧回路２は直列抵抗Ｒｌ　ｌＲ，、Ｒｏ
ＩＩ　Ｒ，、Ｒａｍからなり、４つの基準電圧Ｖ、ａ、
Ｖ、ｂ、Ｖ、ａ、Ｖ、ｂを発生する。これらの基準電圧
は、４つの電圧比較器３ａ、３ｂ、３ｃ、３ｄの反転入
力端子に入力され、比較器３ａ。

３ｄの出力電圧によって出力段４ａが、また比較器３ｃ
、３ｄの出力電圧によって出力段４ｂが駆動される。出
力段４ａは電源電圧ＶＤりと接地点ＧＮＤとの間に直列
接続されたＰチャネルＭＯＳＦＥＴ　　Ｑ、とＮチャネ
ルＭＯＳＦＥＴ　　Ｑ、とがらなり、Ｑｌのゲート端子
に比較器３ｂの出力電圧が、またＱ３のゲート端子に比
較器３ａの出力電圧が印加され、ＭＯＳＦＥＴ　　Ｑ、
とＱ２のオン抵抗の比で電源電圧Ｖ　ｒｙ　Ｄを分割し
た電圧ｖ１を発生する。

一方、出力段４ｂは電源電圧ＭＤＩ）と接地点ＧＮＤと
の間に直列接続されたＰチャネルＭＯＳＦＥＴ　　Ｑ、
とＮチャネルＭＯＳＦＥＴ　　Ｑ、とからなり、Ｑ、の
ゲート端子に比較器３ｄの出力電圧が、またＱ４のゲー
ト端子に比較器３ｃの出力電圧が印加され、ＭＯＳＦＥ
Ｔ　　ＱｓとＱ、のオン抵抗の比で電源電圧Ｖ　Ｄ　ｔ
）を分割した電圧■２を発生する。

そして、上記出力電圧ｖ１が比較器３ａ、３ｂの非反転
入力端子に印加されて負帰還がかけられ、出力電圧ｖ２
が比較器３ｃ、３ｄの非反転入力端子に印加されて負帰
還がかけられるようにされている。

さらに、出力ノードｎｌ！　ｎＩには、出力電圧Ｖ■、
ｖ２を安定化させるコンデンサＣ，，Ｃ，がそれぞれ接
続されている。

この実施例においても、電源電圧十ｖＤＤとＧＮＤ間に
抵抗分圧回路２を設けているが、これによって発生され
た電圧は、ＩＣ内の低入力インピーダンスの電圧比較器
の入力とされているので、抵抗分圧回路を構成する各抵
抗の抵抗値を高くとって消費電流を抑えることが可能で
ある。

さらに、本実施例では、電圧比較器の同相入力範囲を広
くとるため、出力電圧■１を発生する部分には、第４図
に示すように入力電圧をＮ−ＭＯＳゲートに受ける差動
形式の電圧比較器を、また出力電圧ｖ２を発生する部分
には、第５図に示すように入力電圧をＰ−ＭＯＳゲート
に受ける差動形式の電圧比較器を使用した。

次に、第１図の実施例の電源回路の動作を詳細に説明す
る。

特に制限されないが、この実施例の電源回路は液晶駆動
のため４値電位を必要とする液晶表示駆動用のものであ
る。

そこで４値の電位のうち、１つは主電流Ｉから出力され
る電位Ｖ　ｏ　Ｄを、１つは主電流ｌの基準電位点から
の電位ＧＮＤを、そして、残りの２つの電位■１と■２
は、第１図の回路から与えるようにしている。

抵抗Ｒ１〜Ｒ３及びＲ＠　ｌ　ｌ　Ｒ＠　ｍは、抵抗分
圧回路２を構成しており、主電流１からの電圧ＶＤ＋）
を分圧することによって比較器３８〜３ｄの入力電圧Ｖ
、ａ、Ｖ、ｂ、Ｖｔａ、Ｖ、ｂを形成する。上記分圧抵
抗Ｒ＋Ｊ　Ｒ，、、Ｒ，、Ｒ，、、Ｒ，のうち、発生す
べき電位Ｖｌ、Ｖ２に対して主として作用する抵抗は、
Ｒ，、Ｒ，、Ｒ，である。抵抗Ｒ０１は、発生すべき電
位■１に対する許容電圧幅を設定するために設けられ、
抵抗Ｒ０２は、同様に発生すべき電位Ｖ２に対する許容
電圧幅を設定するために設けられている。

第１図の回路において、出力電位ｖ１が、抵抗分圧回路
２の出力Ｖ、ａ−Ｖ、ｂとの間にあるなら、これに応じ
て電圧比較回路３ａの出力は略Ｏボルト（ＧＮＤ）に近
い低電位となり、電圧比較回路３ｂの出力は、ｌｔ源電
圧Ｖ　ＤＤに近い高電位となる。この状態においては、
電圧比較回路３ａ、３ｂの出力によってＰチャンネル出
力ＭＯＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴ　　
Ｑ、は、ともにオフ状態に維持される。その結果、出力
電圧ｖ１は、コンデンサＣ１によって前のレベルに維持
される。そして、図示しない液晶表示装置の駆動によっ
て、出力ノードｎ１から電荷が引き抜かれると、これに
応じて出力電位Ｖｌが低下する。

出力電位Ｖｌが、基Ｙ＄雷電圧１ｂよりも低下すると、
これに応じて電圧比較回路３ｂの出力が、略電源電圧Ｖ
　Ｄ　ｏに近い高電圧から、低電位ＧＮＤに向けて変化
されるようになる。電圧比較回路３ｂの出力の低下によ
り出力ＭＯＳＦＥＴ　　Ｑの導通が開始され、出力ＭＯ
ＳＦＥＴ　　Ｑ、によって電位■１が上昇されることと
なる。そして、出力電位Ｖｌが基準電位ｖ１ｂよりも高
くなると、出力ＭＯＳＦＥＴ　　Ｑ　は、非導通に戻さ
れる。

なおこの間、下側のＭＯＳＦＥＴ　　Ｑ、は、非導通の
ままである。

上記とは逆に、図示しない液晶表示装置の駆動に応じて
、出力ノードｎ１に電荷が注入されると、これに応じて
出力電位Ｖｌが基準電位Ｖ、ａよりも上昇されると、そ
れに応じて電圧比較回路３ａの出力がほぼ０ボルトに近
い低電圧から電源電圧ＶＤＤレベルに向けて変化される
ようになる。電圧比較回路３ａの出力の上昇によりＭＯ
Ｓ　Ｆ　ＥＴＱ、が導通されるようになり、出力ノード
ｎ１の電荷を引き抜くようになる。その結果として出力
電位Ｖｌの上昇し過ぎた電位は、ＭＯＳＦＥＴＱ１、に
よって低下される。

以上の動作の結果として、出力電位ｖ１は、常に抵抗分
圧回路２の出力Ｖ、ａとｖｌｂとの間にあるように制御
される。しかも電源電圧間に直列接続されたＭＯＳＦＥ
Ｔ　　Ｑ、、Ｑ、は、原理的には、同時に導通されるこ
とはなく、従って出力段４ａに貫通電流が流れることは
ない。

上記動作において、出力ＭＯ６ＦＥＴ　　Ｑ、。

Ｑ、による出力電位Ｖｌの変化が早い場合、回路の異常
動作（発振）が生ずるおそれが生ずる。

例えば、出力Ｖｌが低下し、これに応じて出力ＭＯＳＦ
ＥＴ　　Ｑの導通が開始されたとする。

スルト、出力ｖ１は、ＭＯＳＦＥＴ　　Ｑ　（７）導通
によって上昇され始める。この場合、電圧比較回路３ｂ
の入力に対する応答速度が比較的遅いと、出力Ｖｌが基
準電位Ｖ、ａを超えて上昇したにもかかわらずに、ＭＯ
ＳＦＥＴ　　Ｑ、が非導通にされない状態が生ずる。そ
して、出力電位Ｖｌが上昇し過ぎた場合、逆に電圧比較
回路３ａの出力によってＭＯＳＦＥＴ　　Ｑ、がオフす
る前にＭＯＳＦＥＴ　　Ｑ、の導通が開始され、出力電
位ｖ１が低下され始める。ＭＯＳＦＥＴ　　Ｑ、による
電位Ｖｌの下降速度が大きい場合、電位■１の下がり過
ぎが生じる。電位Ｖ１の下がり過ぎに対応して、電位ｖ
１の上昇が再び開始される。このような異常動作の繰返
しによって、電位ｖ１が上下に大きく変動されてしまう
こととなる。

しかるにコンデンサＣ１が設けられているため一種のリ
ップル吸収用コンデンサとして作用することによって、
出力電位ｖ１の過渡的な変動が抑制されるとともに、電
位ｖ１の早い変化を抑える作用をなすことによって、上
述のような異常動作が起こらないようになる。

上述のような２つの作用のために、コンデンサＣ１は、
例えば０．１μＦのような比較的大きい容量を持つよう
にされる。それ故に、図示の抵抗、電圧比較回路及びＭ
ＯＳＦＥＴが、図示しない他の回路とともにＣＭＯ３Ｌ
ＳＩ化される場合、上記コンデンサＣ１は、ＣＭＯ３Ｌ
ＳＩの外付は部品として構成される。

出力電位■２を発生する動作および発振を抑える作用の
詳細は、上述と同様であるので、その説明は省略する。

第６図は、本発明の電源回路を、セグメント形液晶表示
装置のセグメント電極およびコモン電極駆動信号を発生
する液晶駆動回路の電源回路として使用した場合の応用
システム構成例である。なお、同図において、ＴＧ、〜
ＴＧ、、は、トランスファゲートを意味し、第７図にそ
の一例としてのＣＭＯＳトランスファミッションゲート
を示す。

第６図の回路では、液晶電源回路１０に与えられる主電
源１が、液晶表示を必要としない時には、消費電力を低
下するため、カットオフできるようにパワースイッチＭ
ＯＳＦＥＴ　　Ｑｐｗが設けられている。制御信号ＯＦ
Ｆがパ○″のときは、パワースイッチＱｐｗがオンされ
て電源電圧ＶＤ＋）を液晶電源回路１０に与える（以下
、パワースイッチＱｐｗを介した電位をＶｃｌｄと記す
）。一方、ＯＦＦ信号が１１　Ｑ　Ｉ＋から′ｌ″に変
わるとパワースイッチＱｐｗがオフされ、液晶電源回路
１０に電源が供給されなくなって動作が停止する。第２
図（Ｂ）の従来の電源回路であれば、電源が遮断される
と抵抗により各液晶駆動電位は接地電位に落ちるが、第
１図の実施例の電源回路では、電源が遮断され、出力Ｍ
Ｏ３が非導通になると、駆動電位は外付は容量で不適当
なレベルに保たれることとなる。そうした場合、液晶表
示装置の画面はランダムに、点灯・非点灯の状態をとり
、また、直流電圧が加わるため、液晶の劣化の危険が生
じる。しかし、第６図の応用例では、出力ノードｎドｎ
。〜ｎ、にＯＦＦ信号によってオンされるディスチャー
ジＭＯ３Ｑｄ、〜Ｑｄ、が接続されているため電源が遮
断されたとき上記不具合を回避することができる。

なお、制御信号ＯＦＦは、図示しない電源制御回路から
発生される。

特に制限されないが、第６図において主電流］、コンデ
ンサＣ，，Ｃ，、及び液晶表示装置ＬＣＤを除く回路素
子は、例えば電子式卓上計算機を構成するようなマイク
ロコンピュータ等の回路素子とともに、１チップＣＭＯ
３ＬＳＩ化される。電子式卓上計算機用のＣＭＯ３ＬＳ
Ｉチップは、パワースイッチＭＯ８ＦＥＴ　　Ｑｐｗを
介して電源電圧Ｖｄｄを受けるようにされた図示しない
演算回路、発振回路及び図示の液晶駆動用電源回路と、
電源電圧Ｖ　Ｄ　Ｄを直接に受けるようにされた図示し
ない電源制御回路やＣＭＯＳ型スタティックメモリ等を
含んで構成される。

電源制御回路は、ＣＭＯＳフリップフロップ回路を含み
、係るフリップフロップ回路によって制御信号（ＯＦＦ
信号等）を形成する。

第８図に電源回路の他の実施例を示す。この実施例では
、分圧回路２を構成する抵抗Ｒ１〜Ｒ６の代わりにダイ
オード接続のＭＯＳＦＥＴを使用するとともに、液晶画
面の濃淡の調整を可能にするために可変抵抗ＲＶを分圧
抵抗列に加えている。

また、第１図の実施例では、主電源１の電圧Ｖｒ）Ｄを
、液晶駆動用４値レベルの最大電圧にあてているが、こ
の実施例では濃淡調整に応じた電位■○を出力するため
に、新たに電圧比較器３ｅとＰチャネルＭＯＳＦＥＴか
らなるドライブＭＯ８ＱＯと、出力点の安定化コンデン
サＣ０が付加されている。電位ｖＯを発生するために、
Ｖｌ、Ｖ２の発生方式と同様に２つの電圧比較器とそれ
に応じて２つのドライブＭＯ３を用意しても良い。

液晶の使い方により、液晶電源の変動が、要求される電
圧の正負いずれか一方のみにふられる場合には、第８図
の例のように１つの電圧比較器と一つのドライブＭＯ３
とで液晶駆動電源を形成できる。

また第８図の実施例では、分圧抵抗をゲート、ソースと
基体ゲートを共通接続したデイプレッション型ＭＯＳＦ
ＥＴにより構成してなるとともに、かかる抵抗分圧回路
を可変抵抗ＲＶと接地点ＧＮＤとの間にパラレルに配し
た２本の抵抗列２ａ。

２ｂにより構成している。

ここで、上記パラレル抵抗列２ａ、２ｂの構成と動作に
ついてさらに詳細に記す。

一方の抵抗列２ａは、ＧＮＤ電位から直列にＲＩｌｌ　
Ｒ１１１Ｒ，、と接続され、液晶画面の濃淡調整をする
可変抵抗ＲＶに接続される。他方の抵抗列２ｂは、ＧＮ
Ｄ電位から直列にＲ’　＊　ａ　ｌ　Ｒｔ　２＋　Ｒｓ
と接続され可変抵抗ＲＶに接続される。Ｒｌ　ｌとＲ８
、間およびＲ＋　ｙとＲ３１間にそれぞれ微少な抵抗値
の差を持たせておけば、それに応じて、分圧ｖ１ａとｖ
１ｂ間と、Ｖ、ａと■、ｂ間にそれぞれ微少な電位差が
現われる。この電位差は、液晶表示に許される変動幅で
あるから、例えば４０ｍＶ程度と極めて小さい。

第１図の実施例のような分圧抵抗構成では、極めて抵抗
値の低い抵抗Ｒ＠　ｌ　ｌ　ＲＩ　１を用意しなければ
ならないが、第８図の構成に従うと、極端に抵抗値の異
なる抵抗素子を設けなくてすむようになる。即ち、一般
的にＩＣにおいては、微小抵抗素子と高抵抗素子とを共
存させることが比較的離しいものであるが、第８図の構
成の場合、微小抵抗素子が不要であるためこの問題が解
決される。

特に制限されないが、第８図の可変抵抗ＲＶは、出力Ｍ
Ｏないしｖ２の可変制御が比較的正確となるよう、第９
図のようなＭＯＳＦＥＴからなる電子ボリウム回路によ
り構成される。

すなわち、可変抵抗ＲＶは、抵抗素子としてのデイプレ
ッション型ＭＯＳＦＥＴ　　ＮＤＩないしＮＤ８８と、
スイッチ素子としてのエンハンスメント型ＭＯＳＦＥＴ
　　ＳＷＩないしＳＷ４とから構成される。

抵抗としてのＭＯＳＦＥＴ　　ＮＤＩないしＮＤ８８は
、互いに同じサイズ（チャンネル長及びチャンネル幅）
とされる。それ故に８個の並列接続されたＭＯＳＦＥＴ
　　ＮＤ８１ないしＮＤ８８の並列合成抵抗値を１とす
ると、４個の並列接続のＭＯＳＦＥＴ　　ＮＤ４１ない
しＮＤ４４の並列合成抵抗値は２となる。同様に、２個
の並列接続ＭＯ８ＦＥＴ　　ＮＤ２１．ＮＤ２２の並列
合成抵抗値は４となり、１個のみのＭＯＳＦＥＴ　　Ｎ
ＤＩの抵抗値は８となる。同図の電子ボリウム回路は、
スイッチＭＯ８ＦＥＴ　　ＳＷＩないしＳＷ４のゲート
に、図示しない回路から発生されるディジタル信号ＶＳ
Ｉ〜ＶＳ４が供給される。信号ＶＳＩないしＶＳ４のす
べてがほぼ電源電圧レベルのようなハイレベルないしス
イッチオンレベルにされると、これに応じてスイッチＭ
ＯＳＦＥＴ　　ＳＷ１〜ＳＷ４のすべてがオン状態とな
り、電子ボリウム回路は、最小の抵抗値を示すようにな
る。逆に、信号ＶＳＩないしＶＳ４のすべてがほぼＯボ
ルトのようなロウレベルないしスイッチオフ状態にされ
ると、電子ボリウム回路は、最大の抵抗値を示すように
なる。

このように上記電子ボリウム回路は、信号■Ｓ１ないし
ＶＳ４の組み合わせによって、全体として１６段階の抵
抗値を取り得る。

第８図のＭＯＳ　Ｆ　ＥＴ回路と第９図のＭＯＳＦＥＴ
回路とは、０ＭＯ３ＬＳＩ製造技術によって同時に製造
される。それ故に、同じタイプのＭＯＳＦＥＴの特性ば
らつきは極めて小さい。第８図および第９図の構成の場
合、個々のデイプレッション型ＭＯＳＦＥＴは、基板ゲ
ートが互いに独立にされ、それぞれのソースに結合され
ることにより、いわゆる基板バイアス効果によるしきい
値電圧のシフトが生じないようにされている。

これによって、得られる出力ＭＯないし■２の相対値は
、抵抗用のＭＯＳ　Ｆ　ＥＴのサイズに比較的正確に比
例した値をとるようになる。

出力ＭＯないしｖ２の調整可能な範囲は、電子ボリウム
回路ＲＶと、抵抗用ＭＯＳＦＥＴ　　Ｒ〜ＲＩ　ｌ　ｌ
　Ｒｌ　ｌ〜Ｒ０との抵抗比によって決定されることと
なる。この調整可能な範囲は、実施例の場合、抵抗用Ｍ
ＯＳＦＥＴと電子ボリウムを構成するＭＯＳ　Ｆ　ＥＴ
との相対的な特性ばらつきが極めて小さいので、０ＭＯ
３ＬＳＩの製造条件のばらつきに拘らずに、比較的精度
良く決めることができるようになる。

なお、第９図の並列接続のデイプレッション型ＭＯＳＦ
ＥＴ、例えばＮＤ８１ないしＮＤ８８は、チャンネル幅
が比較的大きくされた１つのデイプレッション型ＭＯＳ
　Ｆ　ＥＴに置き換えることができる。ただし、その場
合には、ＬＳＩ製造条件がばらついたときの抵抗用ＭＯ
Ｓ　Ｆ　ＥＴとの相対的特性ばらつきの態様が変化する
おそれがある点に注意を払うとよい。

なお、第１図の抵抗Ｒ０ｌｌＲ６ｆｆは、例えば次のよ
うにすれば、省略可能である。

すなわち、第４図や第５図のような差動増幅回路からな
る電圧比較回路３ａと３ｂ（または３Ｃと３ｄ）は、差
動入力ＭＯＳＦＥＴ　　Ｑｉ、、Ｑｌ、のサイズを互い
に変更すること等の方法によって、係る電圧比較回路３
ａ、３ｂ　（または３Ｃと３ｄ）が異なる入力オフセッ
ト電圧を持つようにすることが可能である。電圧比較回
路３ａ、３ｂの入力オフセット電圧の適当な設定によっ
て、抵抗Ｒ，，，Ｒ，□なしでも、前述と同様な回路動
作が可能となる。

以上説明したように上記実施例は、出力段の分圧抵抗を
省略し、出力段を主電源の高電位側と低電位側との間に
直列に接続された一対のＭＯＳＦＥＴのみで構成し、そ
れらのＭＯＳＦＥＴに与えられるゲート電位を適当に制
御することにより、それらのＭＯＳＦＥＴが同時に導通
状態とならないようにして、貫通電流の発生を防止する
ことを回路の基本構成とした。また、ＭＯＳＦＥＴのゲ
ート電位を制御する手段としては、それぞれのＭＯＳＦ
ＥＴとの組み合わせで、液晶電源電圧の変動に負帰還の
かかる構成となるように電圧比較器を用い、２つの電圧
比較器の基準電圧には、２つのＭＯＳＦＥＴが同時に導
通状態とならないように、液晶駆動電位から適当な許容
変動幅分たけ正の方向または負の方向にずれた電位をそ
れぞれ与えるものを用いるようにし、さらに、出力電位
の安定化を図るため、出力電位にはコンデンサを接続す
るようにしたので、液晶駆動電源と主電流の高電圧側も
しくは低電圧側に接続されたそれぞれのＭＯＳ　Ｆ　Ｅ
Ｔは、同時に導通状態をとらないため、消費電流を増加
させることなく、出力インピーダンスを下げることが可
能となる。また、定常的な電流消費を行なわなくても、
付加された容量値を適正な値に設定することにより、出
力の安定性が確保されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
４値レベルの液晶表示装置の電源回路について説明した
が、抵抗分圧数と比較器の数を変えることによって３値
レベルあるいは５値レベル以上の液晶電源回路も構成す
ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である液晶表示装置の駆動
用電源回路に適用した場合について説明したがこの発明
はそれに限定されるものでなく、複数の電源電位を必要
とする装置の電源回路に広く利用することができる。

［発明の効果］本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、負荷の大きな液晶表示装置に対しても、安定
した電源電圧を与えられる低出力インピーダンスで、か
つ低消費電力の液晶駆動用電源回路を実現することがで
きる。

【図面の簡単な説明】

第１図は本発明に係る液晶駆動用電源回路の一実施例を
示す回路図、第２図（Ａ）、ＣＢ）は従来の液晶駆動用電源回路の一
例を示す回路図、第３図は液晶駆動信号の波形例を示す波形図、第４図お
よび第５図は本発明の電源回路に使用される電圧比較器
の一例を示す回路図、第６図は本発明の電源回路を応用
した液晶駆動回路の一例を示すシステム構成図、第７図はトランスファゲートの一例を示す回路図、第８図は本発明に係る液晶駆動用電源回路の他の実施例
を示す回路図第９図は可変抵抗の構成例を示す回路図である。１・・・・主電源、２・・・・抵抗分圧回路、３ａ〜３
ｄ・・・・電圧比較器、４ａ、４ｂ・・・・畠力段、ｎ
、　ｌ　ｎＩ　”　’・出力ノード（出力点）。第図第図１２５−

Claims

【特許請求の範囲】１、液晶駆動用電位が与えられかつ回路の基準電位点と
の間にコンデンサが接続される出力点と、電源端子と上
記出力点との間に設けられた第１のＭＯＳＦＥＴと、回
路の基準電位点と上記出力点との間に設けられた第２Ｍ
ＯＳＦＥＴと、上記出力点に所望の液晶駆動用電位が与
えられるように上記第１、第２ＭＯＳＦＥＴを駆動する
駆動回路とを備えてなる液晶駆動用電源回路であって、
上記駆動回路は、上記出力点の出力電位を参照し上記出
力点の上記出力電位が第１の所定電位よりも低下したと
き上記第１ＭＯＳＦＥＴを導通させ、かつ上記出力点の
出力電圧が上記第１の所定電位よりも高い第２の所定電
位よりも上昇したとき上記第２ＭＯＳＦＥＴを導通させ
る電圧比較回路と、上記出力点に接続されたコンデンサ
を備え、上記第１、第２ＭＯＳＦＥＴと上記駆動回路を
介する帰還動作が上記コンデンサによって安定化される
ようにされてなることを特徴とする液晶駆動用電源回路
。２、上記駆動回路が、上記第１及び第２の所定電位を形
成する抵抗分圧回路と、上記第１の所定電位を一方の入
力端子に受け、上記第１ＭＯＳＦＥＴのゲートに供給さ
れるべき出力を形成する第１の電圧比較回路と、上記第
２の所定電位を一方の入力端子に受け、上記出力点の電
位を他方の入力端子に受け、上記第２ＭＯＳＦＥＴのゲ
ートに供給されるべき出力を形成する第２の電圧比較回
路とを備えてなることを特徴とする特許請求の範囲第１
項記載の液晶駆動用電源回路。３、上記第１及び第２ＭＯＳＦＥＴは、それぞれのドレ
イン端子が上記出力点に結合された相補型ＭＯＳＦＥＴ
から構成されてなることを特徴とする特許請求の範囲第
１項又は第２項記載の液晶駆動用電源回路。