JP2000133722A

JP2000133722A - 半導体装置

Info

Publication number: JP2000133722A
Application number: JP10302499A
Authority: JP
Inventors: Eiji Nishibe; 栄次西部; Takao Nano; 隆夫名野; Shuichi Kikuchi; 修一菊地
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-10-23
Filing date: 1998-10-23
Publication date: 2000-05-12

Abstract

(57)【要約】【課題】Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル型Ｍ
ＯＳＦＥＴ個々の基板電位の設定を可能とし、バックゲ
ートバイアス効果を最小ならしめるとともに、これらの
ＭＯＳＦＥＴを同一の半導体基板上に形成する。【解決手段】Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１，ＭＰ
２）が半導体基板（１）表面に形成された複数のＮ型ウ
エル領域（２，３）内に1つずつ形成されており、Ｎチ
ャネル型ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）は、前記基板
（１）の表面に形成された他のＮウエル領域（４）内に
設けられた複数のＰウエル領域（５，６）内に１つずつ
形成されており、これらのＭＯＳＦＥＴ毎に基板電位の
設定を可能とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、さらに詳しく言えば、Ｎチャネル型ＭＯＳＦＥＴ及
びＰチャネル型ＭＯＳＦＥＴ個々の基板電位の設定を可
能とし、バックゲートバイアス効果を最小ならしめるこ
とを可能とした半導体装置に関する。

【０００２】

【従来の技術】一般に、ＭＯＳＦＥＴにおけるバックゲ
ートバイアス効果は、ソース電位と基板電位間の電位
差、すなわちバックゲートバイアス電圧Ｖｂｓによっ
て、ＭＯＳＦＥＴのしきい値電圧が上昇する現象であ
り、これによりＭＯＳＦＥＴのソースドレイン間電流が
減少し、様々な回路の特性に悪影響を与える。そこで、
このバックゲートバイアス電圧Ｖｂｓを小さくするため
に、ＭＯＳＦＥＴごとに基板電位を設定することが考え
られる。図７は、従来例に係る第１の半導体装置の断面
図である。Ｎ型半導体基板（１１）上、第１及び第2の
Ｐ型ウエル領域（１２，１３）が形成され、これらの領
域の内にＮチャネル型ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）
が１つずつ形成されている。そして、これらのウエル領
域（１２，１３）には、それぞれ異なる正の基板電位
（Ｖ１，Ｖ２）が供給されている。これにより、ＭＯＳ
ＦＥＴ（ＭＮ１，ＭＮ２）のソース電位が持ち上がった
ときに、基板電位（ＶＰ１，ＶＰ２）をこれに応じて持
ち上げ、ＭＯＳＦＥＴごとにバックゲートバイアス電圧
Ｖｂｓを小さくすることが可能になる。なお、基板（１
１）の電位は、正の高電位Ｖｐ１に設定されており、上
記ウエル領域（１２，１３）と基板（１１）間で形成さ
れるＰＮ接合を逆バイアスしている。図８は、従来例に
係る第２の半導体装置の断面図である。この半導体装置
の構成は、Ｐ型半導体基板（２１）上に第１及び第2の
Ｎ型ウエル領域（２２，２３）が形成され、これらの領
域の内にＰチャネル型ＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）
が１つずつ形成されている。第１の半導体装置とは反対
に、ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）のソース電位が低
下したときに、基板電位（Ｖ３，Ｖ４）もこれに応じて
低下せしめ、ＭＯＳＦＥＴごとにバックゲートバイアス
電圧Ｖｂｓを小さくすることが可能にしている。なお、
基板（２１）の電位は、負の高電位Ｖｐ２に設定されて
おり、上記ウエル領域（２２，２３）と基板（２１）間
で形成されるＰＮ接合を逆バイアスしている。

【０００３】上記のような半導体装置は、主として、正
および負の電源を備える電源回路を半導体基板上に集積
化する場合に用いられる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ように第１及び第２の半導体装置は、使用する基板の導
電型が異なるため、これらの半導体装置を組み合わせて
１つの回路を構成しようとする場合に、それぞれ別々の
半導体基板に形成しなければならず、同一基板上に形成
することができなかった。

【０００５】本発明の半導体装置は、かかる課題に鑑み
てなされたものであり、Ｎチャネル型ＭＯＳＦＥＴ及び
Ｐチャネル型ＭＯＳＦＥＴ個々の基板電位の設定を可能
とし、バックゲートバイアス効果を最小ならしめるとと
もに、これらのＭＯＳＦＥＴを同一の半導体基板上に形
成することを可能ならしめることを目的とする。

【０００６】

【課題を解決するための手段】本発明の半導体装置は、
図１に示すように、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ
１，ＭＰ２）が半導体基板（１）表面に形成された複数
のＮ型ウエル領域（２，３）内に1つずつ形成されてお
り、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）は、
前記基板（１）の表面に形成された他のＮウエル領域
（４）内に設けられた複数のＰウエル領域（５，６）内
に１つずつ形成されており、これらのＭＯＳＦＥＴ毎に
基板電位の設定を可能としたことを特徴としている。

【０００７】

【発明の実施の形態】図１は、本発明の実施形態に係る
半導体装置を示す断面図である。この実施形態では、Ｐ
型の単一の半導体基板（１）を用いている。２つのＰチ
ャネル型ＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）は、半導体基
板（１）表面に形成された２つのＮ型ウエル領域（２，
３）内に1つずつ形成されている。Ｎ型ウエル領域
（２，３）は、相互に離間されており、電気的に分離さ
れている。Ｎ型ウエル領域（２，３）には、接地電位
（０Ｖ）に対して負の基板電位（Ｖ３，Ｖ４）が供給さ
れている。ここで、説明の簡単のために、２つのＭＯＳ
ＦＥＴを図示しているが、この数は２つ以上であっても
よい。Ｎチャネル型ＭＯＳＦＥＴの数についても同様で
ある。一方、２つのＮチャネル型ＭＯＳＦＥＴ（ＭＮ
１，ＭＮ２）は、基板（１）の表面に形成された他のＮ
ウエル領域（４）内に設けられた２つのＰウエル領域
（５，６）内に１つずつ形成されている。すなわち、２
つのＮチャネル型ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）は、
２重ウエル構造の中に形成されており、Ｐチャネル型Ｍ
ＯＳＦＥＴとは独立の基板電位の設定を可能にしてい
る。Ｐ型ウエル領域（２，３）には、接地電位（０Ｖ）
に対して正の基板電位（Ｖ１，Ｖ２）が供給されてい
る。そして、ウエル領域と基板間で形成されるＰＮ接合
が順方向バイアスされるのを防止するために、基板
（１）には、負の高電位Ｖｐ２が供給されている。この
Ｖｐ２は、好ましくは、Ｎ型ウエル領域（２，３）に供
給される負の電位（Ｖ３，Ｖ４）のうち低い方と同じ
か、それよりも低い電位である。一方、他のＮ型ウエル
領域（４）には、正の高電位Ｖｐ１が供給されている。
このＶｐ２は、好ましくは、Ｎ型ウエル領域（２，３）
に供給される負の電位（Ｖ１，Ｖ２）のうち高い方と同
じか、それよりも高い電位である。

【０００８】上記の半導体装置の構成により、Ｎチャネ
ル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴ個々の
基板電位の設定を可能とし、バックゲートバイアス効果
を最小ならしめるとともに、これらのＭＯＳＦＥＴを同
一の半導体基板上に形成することが可能となる。

【０００９】

【実施例】次に、本発明の実施例を図面に基づいて説明
する。この実施例は、正及び負の電源を備える電源回路
を同一の半導体基板上に形成する場合の実施例を詳細に
示すものである。まず、電源回路の構成を説明した後
に、この電源回路を半導体基板上に形成した半導体装置
の構成について説明する。

【００１０】図２は、電源回路を示す回路図である。こ
の電源回路の構成は、第１のチャージポンプ回路１から
出力される第１の昇圧電位ＨＶ１を第１のオペアンプＯ
Ｐ１の電源に供給し、このオペアンプＯＰ１の出力Ｖop
１を正の電源電位（例えば１２Ｖ）としている。第１の
オペアンプＯＰ１の非反転入力端子（＋）には基準電位
Ｖｒｅｆ１が供給され、反転入力端子（−）には、出力
Ｖop１を抵抗分割して得られる電位が帰還入力されてい
る。一方、第２のチャージポンプ回路２から出力される
第２の昇圧電位ＨＶ２を第２のオペアンプＯＰ２のマイ
ナス側の電源に供給している。また、オペアンプＯＰ１
の出力Ｖop１を第２のオペアンプＯＰ２のプラス側の電
源に供給している。第２のオペアンプＯＰ２の非反転入
力端子（＋）には基準電位Ｖｒｅｆ２が供給され、反転
入力端子（−）には、出力Ｖop１を抵抗分割して得られ
る電位が帰還入力されている。この第２のオペアンプＯ
Ｐ２の出力Ｖop２を負の電源電位（例えば−６．５Ｖ）
としている。上記の電源回路の出力Ｖop１（＋１２Ｖ）
及び出力Ｖop２（−６．５Ｖ）は、ドライバー回路３の
電源として供給される。そして、ドライバー回路３は、
液晶表示装置やＬＥＤ表示装置などの各種表示デバイス
などの負荷デバイス４を駆動する。

【００１１】次に、上記の電源回路を構成する第１のチ
ャージポンプ回路、第１のオペアンプ及び第２のチャー
ジポンプ回路、第２のオペアンプの構成を詳しく説明す
る。

【００１２】図３は、第１のチャージポンプ回路を示す
回路図である。このチャージポンプ回路は、ゲートとド
レインを相互に接続したＮチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ１〜ＭＮ４）を直列接続し、各ＭＯＳＦＥＴ（ＭＮ１
〜ＭＮ４）のゲートとドレインの接続点であるノード
（Ｎ１〜Ｎ４）に容量素子（Ｃ１〜Ｃ４）の一端を接続
し、各容量素子（Ｃ１〜Ｃ４）の他端には互いに逆相の
クロックＣＫ１およびＣＫ２を交互に接続している。

【００１３】すなわち、各ＭＯＳＦＥＴと各容量素子か
らなる単位ブロックが直列接続された構成となってい
る。さらに、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）のゲ
ートとドレインは、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ
０）を介して電源電圧Ｖｄｄに接続し、Ｎチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ４）のソースを出力ＨＶ１としてい
る。

【００１４】そして、この出力ＨＶ１は、第１のオぺア
ンプＯＰ１の電源に供給されている。第１のオペアンプ
ＯＰ１の一方の入力、即ち、非反転入力端子（＋）に
は、基準電位Ｖｒｅｆ１が供給されている。オペアンプ
ＯＰの出力Ｖopと接地電位の間には抵抗Ｒ１が接続され
ており、この抵抗Ｒ１上の各点から抵抗分割によって降
圧された４つの電位ＶＲ１〜ＶＲ４が取り出される。こ
のうち、ＶＲ２をオペアンプＯＰの他方の入力、即ち、
反転入力（−）に供給している。さらに、上記の電位Ｖ
Ｒ１〜ＶＲ４は、対応する各ＭＯＳＦＥＴ（ＭＮ１〜Ｍ
Ｎ４）の基板電位として供給される。すなわち、ＭＯＳ
ＦＥＴ（ＭＮ４）の基板電位に最も電位の高いＶＲ４が
供給され、ＭＯＳＦＥＴ（ＭＮ３）の基板電位には次に
電位の高いＶＲ３が供給される。以下は、同様である。
後段のＭＯＳＦＥＴのノードほど昇圧電位が高くなるた
め、基板電位も徐々に高くすることにより、個別にバッ
クゲートバイアス電圧を最小化することを可能ならしめ
たのである。次にこのチャージポンプ回路の動作を説明
する。このチャージポンプ回路の動作は、電源Ｖｄｄか
らの電荷の供給を受けて、初段のＭＯＳＦＥＴ（ＭＮ
１）から最終段のＭＯＳＦＥＴ（ＭＮ４）に向かって順
次、電荷が移動する。そして、後段のブロックのノード
に行くほど高電圧となるように昇圧が行われる。このチ
ャージポンプ回路では、出力ＨＶをそのまま使うのでは
なく、第１のオペアンプＯＰ１を通している。このた
め、出力ＨＶ１が変動しても基準電位Ｖｒｅｆ１の設定
に応じて、きわめて安定した高電圧の出力Ｖop１を得る
ことができる。さらに、第１のオペアンプＯＰ１の出力
を抵抗分割した、電位ＶＲ１〜ＶＲ４を、対応する各Ｍ
ＯＳＦＥＴ（ＭＮ１〜ＭＮ４）の基板電位として供給し
ているので、各ＭＯＳＦＥＴに印加されるバックゲート
バイアス電圧を最小ならしめることができる。これによ
り、各ＭＯＳＦＥＴのオン抵抗が下がるので、高い出力
電流Ｉout（１０ｍＡ）を得ることができる。図４は、
本発明の実施例に係る半導体装置の断面図、すなわち第
１のチャージポンプ回路及び第１のオペアンプ回路ＯＰ
１をＰ型半導体基板（Ｐsub）上に形成した場合の構造
を示す断面図である。この断面図には、Ｎチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ０〜ＭＮ４）と、第１のオペアンプＯ
Ｐ１の一部であるインバータを構成するＰチャネル型Ｍ
ＯＳＦＥＴ（ＭＰ１２）とＮチャネル型ＭＯＳＦＥＴ
（ＭＮ１３）が示されている。Ｐ型半導体基板（Ｐsu
b）には第２のオペアンプＯＰ２の出力Ｖop２（−６．
５Ｖ）が供給されている。Ｐ型半導体基板（Ｐsub）に
は、接地電位を供給してもよいが、ＰＮ接合が順方向に
バイアスされるのを防止し、後述する第２のチャージポ
ンプ回路及び第２のオペアンプと同一半導体基板上に形
成するために、このような負の高電位にすることが必要
である。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ０〜ＭＮ４）
は、基板表面に形成された第１のＮ型ウエル領域（ＮＷ
１）内に設けた、第０のＰ型ウエル領域〜第４のＰ型ウ
エル領域（ＰＷ０〜ＰＷ４）の中に形成されている。第
０のＰ型ウエル領域〜第４のＰ型ウエル領域（ＰＷ１〜
ＰＷ４）は互いに電気的に分離されており、それぞれ異
なる基板電位を供給することを可能にしている。第０の
Ｐ型ウエル領域（ＰＷ０）には接地電位（０Ｖ）が供給
されている。第１のＰ型ウエル領域〜第４のＰ型ウエル
領域（ＰＷ１〜ＰＷ４）には、それぞれ電位ＶＲ１〜Ｖ
Ｒ４が供給されている。第１のＮ型ウエル領域（ＮＷ
１）には、出力ＨＶ１が供給されている。なお、出力Ｈ
Ｖ１の代わりに、第１のオペアンプＯＰ１の出力Ｖop１
を供給してもよい。これにより、第１のＮ型ウエル領域
（ＮＷ１）と第０のＰ型ウエル領域〜第４のＰ型ウエル
領域（ＰＷ０〜ＰＷ４）とで作られるＰＮ接合が順方向
にバイアスされるのを防止する。一方、第１のオペアン
プＯＰ１において、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１
２）は、第２のＮ型ウエル領域（ＮＷ２）の中に形成さ
れている。この第２のＮ型ウエル領域（ＮＷ２）には、
出力ＨＶが供給されている。Ｎチャネル型ＭＯＳＦＥＴ
（ＭＮ１３）は、第２のＮ型ウエル領域（ＮＷ２）内に
ある第５のＰ型ウエル領域（ＰＷ５）表面に形成されて
いる。図５は、第２のチャージポンプ回路を示す回路
図である。このチャージポンプ回路は、接地電位（０
Ｖ）よりも低い電圧、すなわち負電圧を発生するチャー
ジポンプ回路である。このチャージポンプ回路の構成
は、第１のチャージポンプ回路において、その極性を逆
転したものである。すなわち、ＮチャネルＭＯＳＦＥＴ
の代わりに、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ
３）を用いている。これらのＭＯＳＦＥＴ（ＭＰ１〜Ｍ
Ｐ３）のゲートとドレインは接続されているが、電流の
流れる方向を考慮して直列接続する向きは逆になってい
る。また、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ０）のソー
スは接地電位（０Ｖ）に接続されている。第２のオペア
ンプＯＰ２に供給される基準電位Ｖｒｅｆ２は正電位と
している。第２のオペアンプＯＰ２の出力Ｖop２と第１
のオペアンプＯＰ１の出力Ｖop１とのに間は抵抗が設け
られ、この抵抗によって分割された電位（＋ＶＲ、−Ｖ
Ｒ２、−ＶＲ１）が発生される。ここで、−ＶＲ２＜−
ＶＲ２＜０Ｖ＜＋ＶＲである。ＭＯＳＦＥＴ（ＭＰ２、
ＭＰ３）の基板電位には、第２のオペアンプＯＰ２の出
力Ｖop２を抵抗分割した電位−ＶＲ１、−ＶＲ２が供給
されている。また、第２のオペアンプＯＰ２の反転入力
端子（−）には、＋ＶＲが帰還入力されている。なお、
ＭＯＳＦＥＴ（ＭＰ１）の基板電位には接地電位（０
Ｖ）が供給されている。このチャージポンプ回路の動作
によれば、後段のＭＯＳＦＥＴのノードほど昇圧電位が
低くなる（負電位）ため、基板電位も徐々に低くするこ
とにより、個別にバックゲートバイアス電圧を最小化す
ることを可能にしている。このチャージポンプ回路によ
れば、負荷抵抗Ｒ２を流れる高い出力電流Ｉout（−６
ｍＡ）を得ることができる。図６は、本発明の実施例に
係る断面図、すなわち、第２のチャージポンプ回路をＰ
型半導体基板（Psub）上に形成した場合の構造を示す断
面図である。この断面図には、Ｐチャネル型ＭＯＳＦＥ
Ｔ（ＭＰ０〜ＭＰ３）と、オペアンプＯＰの一部である
インバータを構成するＰチャネル型ＭＯＳＦＥＴ（ＭＰ
１２）とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１３）が示さ
れている。Ｐ型半導体基板（Psub）は、第１のオペアン
プＯＰ１の出力Ｖop１（＋１２Ｖ）に接続されている。
Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ３）は、基板
表面に形成された、第０のＮ型ウエル領域〜第３のＮ型
ウエル領域（ＮＷ０〜ＮＷ３）の中に形成されている。
これらのＮ型ウエル領域は、互いに電気的に分離されて
おり、それぞれ異なる基板電位を供給することを可能に
している。Ｎ型ウエル領域（ＮＷ０、ＮＷ１）には、０
Ｖが供給され、Ｎ型ウエル領域（ＮＷ２，ＮＷ３）に
は、それぞれ電位−ＶＲ２，−ＶＲ１が供給されてい
る。一方、第２のオペアンプＯＰ２において、Ｐチャネ
ル型ＭＯＳＦＥＴ（ＭＰ２３）は、基板表面に形成され
たＮ型ウエル領域（ＮＷ４）の中に形成されている。そ
して、このＮ型ウエル領域（ＮＷ４）の中には、さらに
Ｐ型ウエル（ＰＷ）が形成されており、その中にＮチャ
ネル型ＭＯＳＦＥＴ（ＭＮ２２）が形成されている。Ｐ
型ウエル領域（ＰＷ）には、第２のチャージポンプ回路
の出力ＨＶ２（負電位）が供給されている。また、Ｎ型
ウエル領域（ＮＷ４）には第１のオペアンプＯＰ１の出
力Ｖop１（＋１２Ｖ）が供給されている。

【００１５】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル
型ＭＯＳＦＥＴ個々の基板電位の設定を可能とし、バッ
クゲートバイアス効果を最小ならしめるとともに、これ
らのＭＯＳＦＥＴを同一の半導体基板上に形成すること
が可能となる。特に、正及び負の電源を備える電源回路
に有効に適用することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置を示す断面
図である。

【図２】電源回路を示す回路図である。

【図３】第１のチャージポンプ回路を示す回路図であ
る。

【図４】本発明の実施例に係る半導体装置を示す断面図
である。

【図５】第２のチャージポンプ回路を示す回路図であ
る。

【図６】本発明の実施例に係る半導体装置を示す断面図
である。

【図７】従来例に係る第１の半導体装置を示す断面図で
ある。

【図８】従来例に係る第２の半導体装置を示す断面図で
ある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者菊地修一大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内Ｆターム(参考） 5F048 AA07 AB07 AB08 AB10 AC03 AC10 BA01 BE02 BE03 BE04 BE09 CC13 5J056 AA00 BB21 BB59 CC10 CC30 DD13 DD51 EE04 HH00 JJ00 KK02

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に複数の第１
導電チャネル型ＭＯＳＦＥＴと複数の第２導電チャネル
型ＭＯＳＦＥＴとを具備する半導体装置において、前記
第１導電チャネル型ＭＯＳＦＥＴは前記基板表面に形成
された複数の第２導電型ウエル領域内に1つずつ形成さ
れており、前記第２導電チャネル型ＭＯＳＦＥＴは、前
記基板表面に形成された他の第２導電型ウエル領域内に
設けられた複数の第１導電型ウエル領域内に１つずつ形
成されており、これらの第１導電チャネル型ＭＯＳＦＥ
Ｔと第２導電チャネル型ＭＯＳＦＥＴ毎に基板電位の設
定を可能としたことを特徴とする半導体装置。
【請求項２】前記複数の第２導電型ウエル領域には夫々
異なる負電位が供給され、一方前記複数の第１導電型ウ
エル領域には夫々異なる正電位が供給され、前記基板に
は、前記負電位のうち最も低い電位以下の電位が供給さ
れ、前記他の第２導電型ウエル領域には、前記正電位の
うち最も高い電位以上の電位が供給されていることを特
徴とする請求項１に記載の半導体装置。