JPH07240472A - 絶縁破壊強度の増加されたｃｍｏｓ回路 - Google Patents
絶縁破壊強度の増加されたｃｍｏｓ回路Info
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Abstract
(57)【要約】
【目的】 本発明は、異なった電圧レベルにある第１と
第２のノ−ドk1, k2を経て結合される第１のサブ回路3
と第２のサブ回路5 を所望の絶縁破壊強度で接続するこ
とができるＣＭＯＳ回路を提供することを目的とする。 【構成】 第１、第２のノ−ドk1, k2間に接続されるカ
スコード回路中で使用されるｐチャンネルトランジスタ
t を含み、それは、ソース端子が第１のノ−ドk1に接続
され、ドレイン端子が第２のノ−ドk2に接続され、ゲー
ト端子が正の供給電圧VDD と負の供給電圧M との間に位
置する固定した電位を各出力で生成するバイアスソース
2 の出力に接続され、ｐチャンネルトランジスタt のウ
ェル端子がソース電位と等しいかまたはそれより僅かに
上の電位に接続され、バイアスソース2 が正の供給電圧
の大きさに依存して固定した電位を生成し、その固定電
位は供給電圧の増加と共に増加することを特徴とする。
第２のノ−ドk1, k2を経て結合される第１のサブ回路3
と第２のサブ回路5 を所望の絶縁破壊強度で接続するこ
とができるＣＭＯＳ回路を提供することを目的とする。 【構成】 第１、第２のノ−ドk1, k2間に接続されるカ
スコード回路中で使用されるｐチャンネルトランジスタ
t を含み、それは、ソース端子が第１のノ−ドk1に接続
され、ドレイン端子が第２のノ−ドk2に接続され、ゲー
ト端子が正の供給電圧VDD と負の供給電圧M との間に位
置する固定した電位を各出力で生成するバイアスソース
2 の出力に接続され、ｐチャンネルトランジスタt のウ
ェル端子がソース電位と等しいかまたはそれより僅かに
上の電位に接続され、バイアスソース2 が正の供給電圧
の大きさに依存して固定した電位を生成し、その固定電
位は供給電圧の増加と共に増加することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、その動作電位が異な
り、請求項１の前提部分に記載されたように第１、第２
のノ−ドを経て共に結合されている第１、第２のサブ回
路を少なくとも具備しているＣＭＯＳ回路の絶縁破壊強
度を増加させるための回路に関する。
り、請求項１の前提部分に記載されたように第１、第２
のノ−ドを経て共に結合されている第１、第２のサブ回
路を少なくとも具備しているＣＭＯＳ回路の絶縁破壊強
度を増加させるための回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路は５ボルト程度の許容可能
な電圧範囲用に通常設計されており、即ち個々の領域の
技術的製造パラメータと幾何学的設計規定はこの電圧範
囲に最適化される。しかしながらこの通常の５Ｖ供給電
源から外れたＣＭＯＳ回路の応用があり、別の安定な５
Ｖ供給回路網の価格は非常に高価である。このような応
用は例えば工業的または商業的装置における電子トラン
スデューサ、センサまたは制御装置用の空間的に分離さ
れている回路である。１つの重要な応用は１２Ｖまたは
２４Ｖの非常に不安定な搭載システムを有する自動車の
分野である。例えば独国特許第Ｐ42 42 989.7 号明細書
に記載されているように、チップ上の５Ｖの調整された
供給電圧の生成が可能であるが、これは必要なチップ面
積の量と製造価格を増加する。
な電圧範囲用に通常設計されており、即ち個々の領域の
技術的製造パラメータと幾何学的設計規定はこの電圧範
囲に最適化される。しかしながらこの通常の５Ｖ供給電
源から外れたＣＭＯＳ回路の応用があり、別の安定な５
Ｖ供給回路網の価格は非常に高価である。このような応
用は例えば工業的または商業的装置における電子トラン
スデューサ、センサまたは制御装置用の空間的に分離さ
れている回路である。１つの重要な応用は１２Ｖまたは
２４Ｖの非常に不安定な搭載システムを有する自動車の
分野である。例えば独国特許第Ｐ42 42 989.7 号明細書
に記載されているように、チップ上の５Ｖの調整された
供給電圧の生成が可能であるが、これは必要なチップ面
積の量と製造価格を増加する。
【０００３】
【発明が解決しようとする課題】多くの場合、回路自体
が比較的電圧の変動に不感であり、幾つかの回路部品だ
けが十分な絶縁破壊強度を必要とするならば、半導体チ
ップ上の分離した電圧安定手段は必要ではない。以下に
ｐおよびｎチャンネルトランジスタの絶縁破壊強度の主
な差についての簡単な解析を行う。最も臨界的な型はｎ
チャンネルトランジスタであり、そのドレインソース絶
縁破壊電圧が最大の許容可能な供給電圧を決定する。し
かしながら、高濃度にドープされたドレイン領域は空間
電荷領域を受けるために低濃度にドープされたｎ型ウェ
ル中に埋設されるならば最大の許容可能なドレインソー
ス電圧は変化されていない製造パラメータで約24Ｖより
も大きく増加される。従って耐電圧ｎチャンネルトラン
ジスタが得られる。
が比較的電圧の変動に不感であり、幾つかの回路部品だ
けが十分な絶縁破壊強度を必要とするならば、半導体チ
ップ上の分離した電圧安定手段は必要ではない。以下に
ｐおよびｎチャンネルトランジスタの絶縁破壊強度の主
な差についての簡単な解析を行う。最も臨界的な型はｎ
チャンネルトランジスタであり、そのドレインソース絶
縁破壊電圧が最大の許容可能な供給電圧を決定する。し
かしながら、高濃度にドープされたドレイン領域は空間
電荷領域を受けるために低濃度にドープされたｎ型ウェ
ル中に埋設されるならば最大の許容可能なドレインソー
ス電圧は変化されていない製造パラメータで約24Ｖより
も大きく増加される。従って耐電圧ｎチャンネルトラン
ジスタが得られる。
【０００４】ｐチャンネルトランジスタはチャンネルの
長さが1.2 μｍよりも小さいならば−５ボルトのドレイ
ンバルク電圧しか許容しない。最大の許容可能なドレイ
ンバルク電圧はチャンネルの長さが3.75μｍよりも大き
いならば少なくとも−12Ｖに増加される。以下の説明に
おいて、ｐチャンネルトランジスタの電圧値の場合、負
の符号は簡明にするため省略し、即ち値は絶対値として
理解すべきである。ｐチャンネルトランジスタのｎ型の
ウェル（バルク領域）がソース電極に接続されるならば
絶縁破壊強度はｎ型ウェルのドレインソース電流通路に
関する。ｎ型のウェルが別の電位に接続されるならば最
大の許容可能なドレインソース電圧はｎ型のウェルとソ
ース電極との間の電位の差だけ減少する。それ故、本発
明の目的は、ＣＭＯＳモノリシック集積回路内の異なっ
た電圧レベルにあるサブ回路が所望の絶縁破壊強度を考
慮する最も簡単な可能な方法で共に接続されることがで
きる回路を提供することである。
長さが1.2 μｍよりも小さいならば−５ボルトのドレイ
ンバルク電圧しか許容しない。最大の許容可能なドレイ
ンバルク電圧はチャンネルの長さが3.75μｍよりも大き
いならば少なくとも−12Ｖに増加される。以下の説明に
おいて、ｐチャンネルトランジスタの電圧値の場合、負
の符号は簡明にするため省略し、即ち値は絶対値として
理解すべきである。ｐチャンネルトランジスタのｎ型の
ウェル（バルク領域）がソース電極に接続されるならば
絶縁破壊強度はｎ型ウェルのドレインソース電流通路に
関する。ｎ型のウェルが別の電位に接続されるならば最
大の許容可能なドレインソース電圧はｎ型のウェルとソ
ース電極との間の電位の差だけ減少する。それ故、本発
明の目的は、ＣＭＯＳモノリシック集積回路内の異なっ
た電圧レベルにあるサブ回路が所望の絶縁破壊強度を考
慮する最も簡単な可能な方法で共に接続されることがで
きる回路を提供することである。
【０００５】
【課題を解決するための手段】この目的は、内部実効電
圧が第１、第２のノ−ドとの間に接続されるカスコード
回路により減少され、カスコード構造中で使用される少
なくとも１つのｐチャンネルトランジスタを含み、この
ｐチャンネルトランジスタは、そのソース端子が第１の
ノ−ドに接続され、そのドレイン端子が第２のノ−ドに
接続され、そのゲート端子が正の供給電圧と負の供給電
圧との間に位置する固定した電位を各出力で生成するバ
イアスソースの関連する出力に接続され、少なくとも１
つのｐチャンネルトランジスタのウェル端子が各ソース
電位と本質的に等しいかまたはそれより僅かに上である
供給電位に接続され、バイアスソースが正の供給電圧の
大きさに依存して１つまたは複数の固定した電位を生成
し、従って開始範囲で１つまたは複数の固定した電位は
負の供給電圧に対応し、１つまたは複数の固定電位は好
ましくは一定して供給電圧の増加と共に増加することを
特徴とするＣＭＯＳ回路の絶縁破壊強度増加用回路によ
り達成される。さらに本発明の実施態様は請求項２以下
に記載されている。
圧が第１、第２のノ−ドとの間に接続されるカスコード
回路により減少され、カスコード構造中で使用される少
なくとも１つのｐチャンネルトランジスタを含み、この
ｐチャンネルトランジスタは、そのソース端子が第１の
ノ−ドに接続され、そのドレイン端子が第２のノ−ドに
接続され、そのゲート端子が正の供給電圧と負の供給電
圧との間に位置する固定した電位を各出力で生成するバ
イアスソースの関連する出力に接続され、少なくとも１
つのｐチャンネルトランジスタのウェル端子が各ソース
電位と本質的に等しいかまたはそれより僅かに上である
供給電位に接続され、バイアスソースが正の供給電圧の
大きさに依存して１つまたは複数の固定した電位を生成
し、従って開始範囲で１つまたは複数の固定した電位は
負の供給電圧に対応し、１つまたは複数の固定電位は好
ましくは一定して供給電圧の増加と共に増加することを
特徴とするＣＭＯＳ回路の絶縁破壊強度増加用回路によ
り達成される。さらに本発明の実施態様は請求項２以下
に記載されている。
【０００６】モノリシック集積回路の絶縁破壊強度は半
導体材料中の空間電荷領域により本質的に決定される。
本発明は２つのノ−ド間の大きな電圧の差が１または多
数の段のｐチャンネルカスコード回路により段階的に減
少されることができることの認識による利点を利用し、
電圧は個々のカスコード段によりほぼ同等の大きさの部
分的な電圧に分割される。部分的な電圧は勿論個々のカ
スコード段の許容可能な絶縁破壊電圧よりも小さくなけ
ればならない。各カスコード段の動作範囲は各ゲート電
極がそこに接続される固定した電位により決定される。
本発明によるとカスコード段は各ウェル電位がほぼ等し
いか或いはソース電位よりも僅かに大きいｐチャンネル
トランジスタによって構成される。ゲート電極はバイア
ス電源により生成され、供給電圧の大きさの関数として
制御される関連する固定した電位に接続されている。制
御はカスコード段を供給電圧の開始範囲で既に十分に能
動的にする。十分な供給電圧における絶縁破壊強度を増
加するために、ｐチャンネルカスコード段がより少ない
臨界的なｎチャンネル通路のｐチャンネル電流通路およ
び耐電圧のｎチャンネルトランジスタで使用されてい
る。さらに、信号通路用の空間電荷のないポリシリコン
抵抗が勿論、両方向で可能である。本発明とさらにその
実施例を添付図面を参照してより詳細に説明する。
導体材料中の空間電荷領域により本質的に決定される。
本発明は２つのノ−ド間の大きな電圧の差が１または多
数の段のｐチャンネルカスコード回路により段階的に減
少されることができることの認識による利点を利用し、
電圧は個々のカスコード段によりほぼ同等の大きさの部
分的な電圧に分割される。部分的な電圧は勿論個々のカ
スコード段の許容可能な絶縁破壊電圧よりも小さくなけ
ればならない。各カスコード段の動作範囲は各ゲート電
極がそこに接続される固定した電位により決定される。
本発明によるとカスコード段は各ウェル電位がほぼ等し
いか或いはソース電位よりも僅かに大きいｐチャンネル
トランジスタによって構成される。ゲート電極はバイア
ス電源により生成され、供給電圧の大きさの関数として
制御される関連する固定した電位に接続されている。制
御はカスコード段を供給電圧の開始範囲で既に十分に能
動的にする。十分な供給電圧における絶縁破壊強度を増
加するために、ｐチャンネルカスコード段がより少ない
臨界的なｎチャンネル通路のｐチャンネル電流通路およ
び耐電圧のｎチャンネルトランジスタで使用されてい
る。さらに、信号通路用の空間電荷のないポリシリコン
抵抗が勿論、両方向で可能である。本発明とさらにその
実施例を添付図面を参照してより詳細に説明する。
【０００７】
【実施例】図１の回路は接触パッド４を有し、これに正
の供給電圧ＶＤＤが供給されている。この電源ＶＤＤは
第１のサブ回路３とバイアスソース２に供給される。正
の供給電圧の供給側と反対側で、第１のサブ回路３は第
１のノ−ドｋ１を有し、これはカスコード回路１の正の
入力に接続されている。カスコード回路１の負の出力は
第２のノ−ドｋ２に結合され、これは第２のサブ回路５
への正の入力でもあり、その負の出力は負の供給電圧Ｖ
ＳＳに接続され、これは接地電位Ｍに接続されている。
の供給電圧ＶＤＤが供給されている。この電源ＶＤＤは
第１のサブ回路３とバイアスソース２に供給される。正
の供給電圧の供給側と反対側で、第１のサブ回路３は第
１のノ−ドｋ１を有し、これはカスコード回路１の正の
入力に接続されている。カスコード回路１の負の出力は
第２のノ−ドｋ２に結合され、これは第２のサブ回路５
への正の入力でもあり、その負の出力は負の供給電圧Ｖ
ＳＳに接続され、これは接地電位Ｍに接続されている。
【０００８】図１の実施例ではカスコード回路１は単一
のｐチャンネルトランジスタｔにより形成され、そのソ
ース端子Ｓとウェル端子Ｗは第１のノ−ドｋ１に接続さ
れ、そのドレイン端子Ｄは第２のノ−ドｋ２に結合され
る。ゲート端子Ｇはバイアスソース２の出力ｏにより与
えられる固定電位ＨＶにあり、これは正の供給電圧ＶＤ
Ｄまたは第１のノ−ドｋ１の電位のいずれかにより供給
される。簡明にするためカスコード回路を以後“カスコ
ード”を呼ぶ。
のｐチャンネルトランジスタｔにより形成され、そのソ
ース端子Ｓとウェル端子Ｗは第１のノ−ドｋ１に接続さ
れ、そのドレイン端子Ｄは第２のノ−ドｋ２に結合され
る。ゲート端子Ｇはバイアスソース２の出力ｏにより与
えられる固定電位ＨＶにあり、これは正の供給電圧ＶＤ
Ｄまたは第１のノ−ドｋ１の電位のいずれかにより供給
される。簡明にするためカスコード回路を以後“カスコ
ード”を呼ぶ。
【０００９】図１の実施例では第１、第２のノ−ドｋ
１、ｋ２を経て互いに結合されるサブ回路３、５の形式
は固定されていない。第１のサブ回路３から第２のサブ
回路５までの電流形態の信号流のみが存在する。さらに
第１、第２のサブ回路３、５の入力と出力は図１では示
されていない。
１、ｋ２を経て互いに結合されるサブ回路３、５の形式
は固定されていない。第１のサブ回路３から第２のサブ
回路５までの電流形態の信号流のみが存在する。さらに
第１、第２のサブ回路３、５の入力と出力は図１では示
されていない。
【００１０】図２は図１のバイアスソース２の出力ｏか
ら得られる固定した電位ＨＶの勾配を示している。例え
ばＶＤＤ＝24Ｖの供給電圧で固定電位ＨＶは約12Ｖの値
Ｎであると仮定する。供給電圧ＶＤＤが減少するとき、
固定電位ＨＶは第１の限界値Ｋまで比例して減少し、こ
のＫの値はＶＤＤ軸上の値Ｋ´に対応する。ここから第
２の限界値Ｆの接地基準レベルＭに到達するまで線形に
減少する。
ら得られる固定した電位ＨＶの勾配を示している。例え
ばＶＤＤ＝24Ｖの供給電圧で固定電位ＨＶは約12Ｖの値
Ｎであると仮定する。供給電圧ＶＤＤが減少するとき、
固定電位ＨＶは第１の限界値Ｋまで比例して減少し、こ
のＫの値はＶＤＤ軸上の値Ｋ´に対応する。ここから第
２の限界値Ｆの接地基準レベルＭに到達するまで線形に
減少する。
【００１１】供給電圧ＶＤＤの開始範囲即ち、ＯＶと第
２の限界値Ｆとの間の範囲では固定電位ＨＶができるだ
け速く接地電位Ｍに接続され、その結果第１、第２のノ
−ドｋ１、ｋ２の間のカスコード回路１により形成され
るｐチャンネル電流通路ｐｋは可能ならば低いＶＤＤ電
圧値で既に十分能動的である。第１、第２の限界値Ｆ、
Ｋとの間の固定電位ＨＶの正確な勾配と最終的な最大値
ｎは第１または第２のサブ回路３、５またはカスコード
１のいずれかにおいて電圧値ＶＤＤで電圧絶縁破壊が生
じない程度に予め定められなければならない。等しい大
きさの２つの部分的な電圧に供給電圧ＶＤＤを比例的に
分割することは遅くとも第１の限界値Ｋから行われる。
従って24Ｖの供給電圧ＶＤＤまで部分的な電圧が12Ｖよ
りも大きくなる回路状態は図１の装置には存在しない。
２の限界値Ｆとの間の範囲では固定電位ＨＶができるだ
け速く接地電位Ｍに接続され、その結果第１、第２のノ
−ドｋ１、ｋ２の間のカスコード回路１により形成され
るｐチャンネル電流通路ｐｋは可能ならば低いＶＤＤ電
圧値で既に十分能動的である。第１、第２の限界値Ｆ、
Ｋとの間の固定電位ＨＶの正確な勾配と最終的な最大値
ｎは第１または第２のサブ回路３、５またはカスコード
１のいずれかにおいて電圧値ＶＤＤで電圧絶縁破壊が生
じない程度に予め定められなければならない。等しい大
きさの２つの部分的な電圧に供給電圧ＶＤＤを比例的に
分割することは遅くとも第１の限界値Ｋから行われる。
従って24Ｖの供給電圧ＶＤＤまで部分的な電圧が12Ｖよ
りも大きくなる回路状態は図１の装置には存在しない。
【００１２】図３は図１の実施例に非常に類似した本発
明の実施例を概略的に示している。カスコード回路１は
カスコードの組合わせとして動作する３つのｐチャンネ
ルトランジスタｔ１、ｔ２、ｔ３を含んだ３段のカスコ
ードで置換えられている。第１のｐチャンネルトランジ
スタｔ１のソース端子Ｓ１は第１のノ−ドｋ１に接続さ
れ、第３のｐチャンネルトランジスタｔ３のドレイン端
子Ｄ３は第２のノ−ドｋ２に接続されている。第１、第
２、第３のゲート端子ｇ１、ｇ２、ｇ３はそれぞれバイ
アスソース２の第１、第２、第３の出力ｏ１、ｏ２、ｏ
３に接続され、これは各出力で第１、第２、第３の固定
した電位Ｖ１、Ｖ２、Ｖ３を与える。多段のカスコード
回路１は24Ｖよりも大きい供給電圧ＶＤＤを供給するこ
とを可能にし、電位差は各カスコード段で12Ｖまで減少
される。それぞれの固定電位勾配Ｖ１、Ｖ２、Ｖ３が図
４で概略的に示されている。
明の実施例を概略的に示している。カスコード回路１は
カスコードの組合わせとして動作する３つのｐチャンネ
ルトランジスタｔ１、ｔ２、ｔ３を含んだ３段のカスコ
ードで置換えられている。第１のｐチャンネルトランジ
スタｔ１のソース端子Ｓ１は第１のノ−ドｋ１に接続さ
れ、第３のｐチャンネルトランジスタｔ３のドレイン端
子Ｄ３は第２のノ−ドｋ２に接続されている。第１、第
２、第３のゲート端子ｇ１、ｇ２、ｇ３はそれぞれバイ
アスソース２の第１、第２、第３の出力ｏ１、ｏ２、ｏ
３に接続され、これは各出力で第１、第２、第３の固定
した電位Ｖ１、Ｖ２、Ｖ３を与える。多段のカスコード
回路１は24Ｖよりも大きい供給電圧ＶＤＤを供給するこ
とを可能にし、電位差は各カスコード段で12Ｖまで減少
される。それぞれの固定電位勾配Ｖ１、Ｖ２、Ｖ３が図
４で概略的に示されている。
【００１３】図３の実施例の第１のサブ回路３は出力が
第１のノ−ドｋ１に結合されているｐチャンネル電流ミ
ラーを含む。第２のサブ回路５は耐電圧のｎチャンネル
トランジスタｔｎを含み、そのドレイン端子は第２のノ
−ドｋ２に接続され、そのゲート端子は信号源６により
クロックされる。従って第２のノ−ドｋ２は回路状態に
応じて接地電位Ｍまたはほぼ正の供給電圧ＶＤＤの一方
に対応する出力電圧ｖｋを提供する。
第１のノ−ドｋ１に結合されているｐチャンネル電流ミ
ラーを含む。第２のサブ回路５は耐電圧のｎチャンネル
トランジスタｔｎを含み、そのドレイン端子は第２のノ
−ドｋ２に接続され、そのゲート端子は信号源６により
クロックされる。従って第２のノ−ドｋ２は回路状態に
応じて接地電位Ｍまたはほぼ正の供給電圧ＶＤＤの一方
に対応する出力電圧ｖｋを提供する。
【００１４】耐電圧のｎチャンネルトランジスタｔｎの
簡単な断面図がサブ回路５の横に示されている。ｐ型の
基体には低濃度でドープされたｎ型ウェルｗが形成さ
れ、これはほぼ中間の高濃度にドープした（ｎ+ ）型の
領域を含む。高濃度にドープした（ｎ+ ）型領域とｎ型
ウェルｗはｎチャンネルトランジスタｔｎのドレイン領
域を形成する。ソースＳは通常のように高濃度にドープ
した（ｎ+ ）型領域により形成され、端子Ｇを有するゲ
ート領域はソースＳとドレインＤとの間に延在する。ド
レイン領域の高濃度にドープされた部分が低濃度にドー
プされたｎ型ウェルにより包囲されるので半導体材料の
最大電界強度を低く維持する空間電荷領域をｎ型のウェ
ル中に形成することができる。そうでなければｐ型の基
体と高濃度にドープされた（ｎ+ ）型の領域との間の接
合境界で絶縁破壊が生じる。
簡単な断面図がサブ回路５の横に示されている。ｐ型の
基体には低濃度でドープされたｎ型ウェルｗが形成さ
れ、これはほぼ中間の高濃度にドープした（ｎ+ ）型の
領域を含む。高濃度にドープした（ｎ+ ）型領域とｎ型
ウェルｗはｎチャンネルトランジスタｔｎのドレイン領
域を形成する。ソースＳは通常のように高濃度にドープ
した（ｎ+ ）型領域により形成され、端子Ｇを有するゲ
ート領域はソースＳとドレインＤとの間に延在する。ド
レイン領域の高濃度にドープされた部分が低濃度にドー
プされたｎ型ウェルにより包囲されるので半導体材料の
最大電界強度を低く維持する空間電荷領域をｎ型のウェ
ル中に形成することができる。そうでなければｐ型の基
体と高濃度にドープされた（ｎ+ ）型の領域との間の接
合境界で絶縁破壊が生じる。
【００１５】図５では第１のサブ回路３が正と負の供給
電圧ＶＤＤ、ＶＳＳの極性の反転に対して保護を与える
保護回路として設計されている。保護回路は付加的に過
電圧保護素子ｓｅを含んでいる。極性反転保護の動作は
種々の半導体領域を示す図５の断面図と図６の（ａ）、
（ｂ）の２つの等価回路により説明される。保護回路の
本質的な部分はドレイン、ゲート、ソース領域ｄ、ｇ、
ｓを有するｐチャンネルトランジスタ構造により構成さ
れている。これらの領域はｎ型ウェルｗ中に形成され
る。ｎ型ウェルｗへの接触は高濃度にドープされた（ｎ
+ ）型領域を介して行われる。この保護回路の特質はウ
ェル端子Ｗｏが抵抗Ｒを経てソース端子Ｓｏに接続され
る点にある。抵抗Ｒの代りにｎ型ウェルｗの特別に設計
された領域が使用されることができる。例えばこれはソ
ース端子Ｓｏをウェル端子Ｗｏに接続する抵抗領域Ｒ´
として（ｐ+ ）型のソース領域ｓを延長することにより
達成される。図５で示されている保護回路は同時に出願
された独国特許明細書で詳細に説明されている。
電圧ＶＤＤ、ＶＳＳの極性の反転に対して保護を与える
保護回路として設計されている。保護回路は付加的に過
電圧保護素子ｓｅを含んでいる。極性反転保護の動作は
種々の半導体領域を示す図５の断面図と図６の（ａ）、
（ｂ）の２つの等価回路により説明される。保護回路の
本質的な部分はドレイン、ゲート、ソース領域ｄ、ｇ、
ｓを有するｐチャンネルトランジスタ構造により構成さ
れている。これらの領域はｎ型ウェルｗ中に形成され
る。ｎ型ウェルｗへの接触は高濃度にドープされた（ｎ
+ ）型領域を介して行われる。この保護回路の特質はウ
ェル端子Ｗｏが抵抗Ｒを経てソース端子Ｓｏに接続され
る点にある。抵抗Ｒの代りにｎ型ウェルｗの特別に設計
された領域が使用されることができる。例えばこれはソ
ース端子Ｓｏをウェル端子Ｗｏに接続する抵抗領域Ｒ´
として（ｐ+ ）型のソース領域ｓを延長することにより
達成される。図５で示されている保護回路は同時に出願
された独国特許明細書で詳細に説明されている。
【００１６】通常の動作状態は以下のように限定されて
いる。正の供給電圧ＶＤＤが供給される接触パッド４は
低インピーダンスの通路によりソース端子Ｓｏに接続さ
れる。ドレイン端子Ｄｏは第１のノ−ドｋ１に接続さ
れ、これはさらに内部の電源電圧供給端子としての役目
をする。ゲート端子Ｇｏはスイッチング信号または調節
信号のいずれかにより駆動される。スイッチング信号に
よりｐチャンネルトランジスタ構造ｔｏはオンに切換え
られ、従って第１のノ−ドｋ１の電位ＶＤＤ´は正の供
給電圧ＶＤＤにほぼ等しい。調節信号によりｐチャンネ
ルトランジスタ構造ｔｏは第１のノ−ドｋ１から送られ
た電流を調節する役目をする。両者の応用は図８の実施
例で与えられている。抵抗ＲまたはＲ´によりｎ型ウェ
ルｗも正の供給電圧端子ＶＤＤに接続されるのでｐチャ
ンネルトランジスタ構造の信頼性のある動作が確保され
る。
いる。正の供給電圧ＶＤＤが供給される接触パッド４は
低インピーダンスの通路によりソース端子Ｓｏに接続さ
れる。ドレイン端子Ｄｏは第１のノ−ドｋ１に接続さ
れ、これはさらに内部の電源電圧供給端子としての役目
をする。ゲート端子Ｇｏはスイッチング信号または調節
信号のいずれかにより駆動される。スイッチング信号に
よりｐチャンネルトランジスタ構造ｔｏはオンに切換え
られ、従って第１のノ−ドｋ１の電位ＶＤＤ´は正の供
給電圧ＶＤＤにほぼ等しい。調節信号によりｐチャンネ
ルトランジスタ構造ｔｏは第１のノ−ドｋ１から送られ
た電流を調節する役目をする。両者の応用は図８の実施
例で与えられている。抵抗ＲまたはＲ´によりｎ型ウェ
ルｗも正の供給電圧端子ＶＤＤに接続されるのでｐチャ
ンネルトランジスタ構造の信頼性のある動作が確保され
る。
【００１７】図６の（ａ）は通常の動作期間中の図５の
装置の等価回路を示している。等価ｐｎｐトランジスタ
ｔｏ´は以下のように形成される。ソース領域ｓはエミ
ッタＥを形成し、ｎ型ウェルｗはベースＢを形成し、基
体はコレクタＣを形成し、ドレイン領域ｄは横方向コレ
クタＣ´を形成する。ソース領域ｓが抵抗Ｒ´を形成す
るために延長されるならば（ｐ+ ）型領域全体は勿論エ
ミッタＥを形成する。通常の動作期間中、ベースＢとエ
ミッタＥが電流のない抵抗ＲまたはＲ´を経て短絡され
ているので等価トランジスタｔｏ´はオフである。
装置の等価回路を示している。等価ｐｎｐトランジスタ
ｔｏ´は以下のように形成される。ソース領域ｓはエミ
ッタＥを形成し、ｎ型ウェルｗはベースＢを形成し、基
体はコレクタＣを形成し、ドレイン領域ｄは横方向コレ
クタＣ´を形成する。ソース領域ｓが抵抗Ｒ´を形成す
るために延長されるならば（ｐ+ ）型領域全体は勿論エ
ミッタＥを形成する。通常の動作期間中、ベースＢとエ
ミッタＥが電流のない抵抗ＲまたはＲ´を経て短絡され
ているので等価トランジスタｔｏ´はオフである。
【００１８】極性反転の場合、基体とｎ型ウェルｗによ
り形成されるｐｎダイオードは順方向にバイアスされ
る。抵抗ＲまたはＲ´が能動的である。ウェル電流は接
触パッドを経て直接流れないが、抵抗ＲまたはＲ´を通
って流れなければならなく、それらの抵抗はその値を限
定する。この抵抗ＲまたはＲ´の効果は図６の（ｂ）の
等価回路により説明され、これは反対に動作された等価
ｐｎｐトランジスタｔｏ´を含む。極性の反転によりｐ
チャンネルトランジスタ構造ｔｏと等価ｐｎｐトランジ
スタ構造ｔｏ´との間の電極の関係は以下のように変化
する。基体はエミッタＥを形成し、これは主エミッタと
考えられ、ｎ型ウェルｗはベースＢを形成し、横方向の
ドレイン領域ｄは横方向エミッタＥ´を形成し、ソース
領域ｓは抵抗Ｒ´の（ｐ+ ）型の延長部分と共に単一の
コレクタＣを形成する。図６の（ａ）と比較して等価ｐ
ｎｐトランジスタｔｏ´は反対のモードで動作される。
図６の（ｂ）で示されているコレクタ電流ｉｃは以下の
トランジスタ式により近似的に与えられる。
り形成されるｐｎダイオードは順方向にバイアスされ
る。抵抗ＲまたはＲ´が能動的である。ウェル電流は接
触パッドを経て直接流れないが、抵抗ＲまたはＲ´を通
って流れなければならなく、それらの抵抗はその値を限
定する。この抵抗ＲまたはＲ´の効果は図６の（ｂ）の
等価回路により説明され、これは反対に動作された等価
ｐｎｐトランジスタｔｏ´を含む。極性の反転によりｐ
チャンネルトランジスタ構造ｔｏと等価ｐｎｐトランジ
スタ構造ｔｏ´との間の電極の関係は以下のように変化
する。基体はエミッタＥを形成し、これは主エミッタと
考えられ、ｎ型ウェルｗはベースＢを形成し、横方向の
ドレイン領域ｄは横方向エミッタＥ´を形成し、ソース
領域ｓは抵抗Ｒ´の（ｐ+ ）型の延長部分と共に単一の
コレクタＣを形成する。図６の（ａ）と比較して等価ｐ
ｎｐトランジスタｔｏ´は反対のモードで動作される。
図６の（ｂ）で示されているコレクタ電流ｉｃは以下の
トランジスタ式により近似的に与えられる。
【００１９】ｉｃ＝Ｂｉｎｖ×ｉｂ ここで、ｉｂ＝ベース電流、ｉｒ＝抵抗Ｒを通る電流、
Ｂｉｎｖ＝等価ｐｎｐトランジスタｔｏ´の逆方向のＤ
Ｃ電流利得である。横方向エミッタＥ´の効果はウェル
電流の主部が順方向バイアスと大きな面積のウェル基体
ダイオードにより生じるので無視できる。前述の式は最
大の極性反転電流が逆電流利得Ｂｉｎｖとベース電流ｉ
ｂの値、したがって抵抗Ｒの値の大きさに依存すること
を示している。回路形状と各領域のドーピングは逆電流
利得がほぼ１以下の程度であるように選択される。多数
のウェル端子Ｗｉが抵抗Ｒを通じて接続されるならば総
合的な回路の他のｎ型ウェルを通じて流れる電流は臨界
的であってもよい。これらの電流は抵抗電流ｉｒを形成
するまで加算されるが、等価ｐｎｐトランジスタｔｏ´
のベース電流ｉｂを増加させることはない。
Ｂｉｎｖ＝等価ｐｎｐトランジスタｔｏ´の逆方向のＤ
Ｃ電流利得である。横方向エミッタＥ´の効果はウェル
電流の主部が順方向バイアスと大きな面積のウェル基体
ダイオードにより生じるので無視できる。前述の式は最
大の極性反転電流が逆電流利得Ｂｉｎｖとベース電流ｉ
ｂの値、したがって抵抗Ｒの値の大きさに依存すること
を示している。回路形状と各領域のドーピングは逆電流
利得がほぼ１以下の程度であるように選択される。多数
のウェル端子Ｗｉが抵抗Ｒを通じて接続されるならば総
合的な回路の他のｎ型ウェルを通じて流れる電流は臨界
的であってもよい。これらの電流は抵抗電流ｉｒを形成
するまで加算されるが、等価ｐｎｐトランジスタｔｏ´
のベース電流ｉｂを増加させることはない。
【００２０】過電圧保護素子ｓｅが過大な供給電圧ＶＤ
Ｄからの保護を与えるために図５の保護回路中に設けら
れるならば、この素子もウェル接触部Ｗｏに接続され
る。適切な過電圧保護素子ｓｅは例えば適切な領域を半
導体表面に導入することにより形成される埋設されたツ
ェナーダイオードであり、その絶縁破壊電圧は製造処理
により比較的正確に設定されることができる。別の適切
な過電圧保護素子ｓｅはフィールド酸化物トランジスタ
であり、そのスイッチングしきい値はフィールド酸化物
の厚さにより広い範囲の限界内で調節可能であり、従っ
て過電圧で導電状態になり低インピーダンス通路を接地
に与える。このようなトランジスタはｎチャンネルトラ
ンジスタであるならば以下のように接続されなければな
らない。ソースとバルクな端子は接地電位Ｍに接続さ
れ、ゲートとドレイン端子は低インピーダンス通路を経
てウェル端子Ｗｏに接続される。例えば24Ｖの許容可能
な供給電圧ＶＤＤの場合には、過電圧保護素子ｓｅが与
えられなければならず、その絶縁破壊電圧は27Ｖと32Ｖ
との間に位置する。分離した接触パッドがウェル接触部
Ｗｏ用に存在するならば外部の過電圧保護素子が接続さ
れることもできる。
Ｄからの保護を与えるために図５の保護回路中に設けら
れるならば、この素子もウェル接触部Ｗｏに接続され
る。適切な過電圧保護素子ｓｅは例えば適切な領域を半
導体表面に導入することにより形成される埋設されたツ
ェナーダイオードであり、その絶縁破壊電圧は製造処理
により比較的正確に設定されることができる。別の適切
な過電圧保護素子ｓｅはフィールド酸化物トランジスタ
であり、そのスイッチングしきい値はフィールド酸化物
の厚さにより広い範囲の限界内で調節可能であり、従っ
て過電圧で導電状態になり低インピーダンス通路を接地
に与える。このようなトランジスタはｎチャンネルトラ
ンジスタであるならば以下のように接続されなければな
らない。ソースとバルクな端子は接地電位Ｍに接続さ
れ、ゲートとドレイン端子は低インピーダンス通路を経
てウェル端子Ｗｏに接続される。例えば24Ｖの許容可能
な供給電圧ＶＤＤの場合には、過電圧保護素子ｓｅが与
えられなければならず、その絶縁破壊電圧は27Ｖと32Ｖ
との間に位置する。分離した接触パッドがウェル接触部
Ｗｏ用に存在するならば外部の過電圧保護素子が接続さ
れることもできる。
【００２１】図７は図１のバイアスソース２の簡単な実
施例の回路図である。固定した電位ＨＶは出力ｏから得
られる。回路は固定電位ＨＶの勾配を図２の理想的な勾
配にほぼ対応させる。バイアスソース２は第１のノ−ド
ｋ１と負の供給電圧ＶＳＳの間に位置され、第１のノ−
ドｋ１は電圧ＶＤＤ´に接続され、正の供給電圧ＶＤＤ
にほぼ等しい。開始範囲の接地電位Ｍへの固定した電位
のクランプは第１の電流バンクｍ１によりトランジスタ
ｔ７をオンに切換えることにより達成される。このトラ
ンジスタｔ７の入力は第１のノ−ドｋ１と電流バンク入
力との間の直流電流通路として接続され、その抵抗が２
つの直列接続のｐチャンネルトランジスタｔ４、ｔ５に
より形成されている電圧分割装置ｔ１から供給される。
トランジスタｔ５のドレイン端子は電圧分割装置ｔ１の
下端部であり、ｎチャンネルトランジスタｔ６の相互接
続されたドレインゲート端子に接続され、これは電流バ
ンク入力としての役目をする。絶縁破壊強度を確保にす
るために、トランジスタｔ４、ｔ５のウェル端子はそれ
ぞれのソース電極に接続される。
施例の回路図である。固定した電位ＨＶは出力ｏから得
られる。回路は固定電位ＨＶの勾配を図２の理想的な勾
配にほぼ対応させる。バイアスソース２は第１のノ−ド
ｋ１と負の供給電圧ＶＳＳの間に位置され、第１のノ−
ドｋ１は電圧ＶＤＤ´に接続され、正の供給電圧ＶＤＤ
にほぼ等しい。開始範囲の接地電位Ｍへの固定した電位
のクランプは第１の電流バンクｍ１によりトランジスタ
ｔ７をオンに切換えることにより達成される。このトラ
ンジスタｔ７の入力は第１のノ−ドｋ１と電流バンク入
力との間の直流電流通路として接続され、その抵抗が２
つの直列接続のｐチャンネルトランジスタｔ４、ｔ５に
より形成されている電圧分割装置ｔ１から供給される。
トランジスタｔ５のドレイン端子は電圧分割装置ｔ１の
下端部であり、ｎチャンネルトランジスタｔ６の相互接
続されたドレインゲート端子に接続され、これは電流バ
ンク入力としての役目をする。絶縁破壊強度を確保にす
るために、トランジスタｔ４、ｔ５のウェル端子はそれ
ぞれのソース電極に接続される。
【００２２】第１の電流バンクｍ１はｎチャンネルトラ
ンジスタｔ６、ｔ７、ｔ８から形成される。トランジス
タｔ７のドレイン端子は第４のノ−ドｋ４を介して比較
的高いインピーダンスダイオードチェーンｎＤに接続さ
れ、これは電圧分割装置ｔ１のように直列接続のｐチャ
ンネルトランジスタから構成されてもよく、ゲート領域
の各ｗ／１比率は電圧分割装置ｔ１の場合よりも大きい
値を有する。ダイオードチェーンｎＤの他方の端部は第
１のノ−ドｋ１に接続される。第１の電流バンクｍ１の
電流伝達比率はほぼ第２の限界値Ｆまでの開始範囲でト
ランジスタｔ７が接地電位Ｍまでダイオードチェーンｎ
Ｄをオンに切換えることができるように選択される。
ンジスタｔ６、ｔ７、ｔ８から形成される。トランジス
タｔ７のドレイン端子は第４のノ−ドｋ４を介して比較
的高いインピーダンスダイオードチェーンｎＤに接続さ
れ、これは電圧分割装置ｔ１のように直列接続のｐチャ
ンネルトランジスタから構成されてもよく、ゲート領域
の各ｗ／１比率は電圧分割装置ｔ１の場合よりも大きい
値を有する。ダイオードチェーンｎＤの他方の端部は第
１のノ−ドｋ１に接続される。第１の電流バンクｍ１の
電流伝達比率はほぼ第２の限界値Ｆまでの開始範囲でト
ランジスタｔ７が接地電位Ｍまでダイオードチェーンｎ
Ｄをオンに切換えることができるように選択される。
【００２３】トランジスタｔ８により形成される第１の
電流バンクｍ１の第２の出力は第５のノ−ドｋ５を介し
て第２の電流バンクｍ２の入力に結合される。後者の入
力および出力はそれぞれｐチャンネルトランジスタｔ
９、ｔ10により構成される。トランジスタｔ10のドレイ
ン端子がカスコード構造で使用されるｐチャンネルトラ
ンジスタｔ11を介して第３のノ−ドｋ３に接続され、プ
ルアップ素子として動作し、この第３のノ−ドｋ３を正
の電圧方向で引張る。バンドギャップ回路ｂｇの出力ト
ランジスタｔ12に結合されている第３のノ−ドｋ３から
調節された補助電圧即ち、例えば３．８Ｖのバンドギャ
ップ出力電圧ｖｒが得られることができる。トランジス
タｔ10と第３のノ−ドｋ３との間の絶縁破壊強度を増加
する役目をするトランジスタｔ11により形成されるカス
コードは固定電位ＨＶに接続されたゲート端子を有す
る。開始範囲では固定電位ＨＶは接地電位Ｍに等しいの
でｐチャンネルトランジスタｔ11はスイッチモードであ
り十分にオンの状態である。
電流バンクｍ１の第２の出力は第５のノ−ドｋ５を介し
て第２の電流バンクｍ２の入力に結合される。後者の入
力および出力はそれぞれｐチャンネルトランジスタｔ
９、ｔ10により構成される。トランジスタｔ10のドレイ
ン端子がカスコード構造で使用されるｐチャンネルトラ
ンジスタｔ11を介して第３のノ−ドｋ３に接続され、プ
ルアップ素子として動作し、この第３のノ−ドｋ３を正
の電圧方向で引張る。バンドギャップ回路ｂｇの出力ト
ランジスタｔ12に結合されている第３のノ−ドｋ３から
調節された補助電圧即ち、例えば３．８Ｖのバンドギャ
ップ出力電圧ｖｒが得られることができる。トランジス
タｔ10と第３のノ−ドｋ３との間の絶縁破壊強度を増加
する役目をするトランジスタｔ11により形成されるカス
コードは固定電位ＨＶに接続されたゲート端子を有す
る。開始範囲では固定電位ＨＶは接地電位Ｍに等しいの
でｐチャンネルトランジスタｔ11はスイッチモードであ
り十分にオンの状態である。
【００２４】第３のノ−ドｋ３のプルダウン素子は前述
のトランジスタｔ12、すなわち図７の実施例のｐチャン
ネルトランジスタである。このトランジスタのゲート電
極はバンドギャップ回路ｂｇの出力により駆動され、そ
の供給電圧と基準入力は第３のノ−ドｋ３に直接接続さ
れている。適切なバンドギャップ回路ｂｇの１例は前述
の独国特許第Ｐ42 42 989.7 号明細書中に詳細に説明さ
れている。調節された電圧ｖｒにそれほど重要な必要条
件がないならば、もっと簡単な回路でプルダウン素子ｔ
12を付勢することができる。
のトランジスタｔ12、すなわち図７の実施例のｐチャン
ネルトランジスタである。このトランジスタのゲート電
極はバンドギャップ回路ｂｇの出力により駆動され、そ
の供給電圧と基準入力は第３のノ−ドｋ３に直接接続さ
れている。適切なバンドギャップ回路ｂｇの１例は前述
の独国特許第Ｐ42 42 989.7 号明細書中に詳細に説明さ
れている。調節された電圧ｖｒにそれほど重要な必要条
件がないならば、もっと簡単な回路でプルダウン素子ｔ
12を付勢することができる。
【００２５】バンドギャップ回路ｂｇが正の供給電圧Ｖ
ＤＤの開始範囲でまだ能動的でないならば、プルダウン
素子ｔ12もまだ能動的ではない。それ故、第３のノ−ド
ｋ３は各供給電圧ＶＤＤ´より僅かに下の電位ｖｒであ
る。電圧ｖｒは非常に大きいとき、バンドギャップ回路
ｂｇは能動的な状態に入り、バンドギャップ出力電圧ｖ
ｒは制御動作のために前述の例の値３．８Ｖになること
ができる。さらにバンドギャップ回路ｂｇの出力はｎチ
ャンネルトランジスタｔ13のゲート端子を駆動し、その
ドレイン端子は第５のノ−ドｋ５に結合する。トランジ
スタｔ13により第２の電流バンクｍ２は付加的な入力電
流で駆動される。この電流は後に第１の電流バンクｍ１
からの入力電流を置換え、バンドギャップ出力電圧であ
る基準電圧ｖｒの開始位相後に第２の限界値Ｆより下で
オフに切換えられる。
ＤＤの開始範囲でまだ能動的でないならば、プルダウン
素子ｔ12もまだ能動的ではない。それ故、第３のノ−ド
ｋ３は各供給電圧ＶＤＤ´より僅かに下の電位ｖｒであ
る。電圧ｖｒは非常に大きいとき、バンドギャップ回路
ｂｇは能動的な状態に入り、バンドギャップ出力電圧ｖ
ｒは制御動作のために前述の例の値３．８Ｖになること
ができる。さらにバンドギャップ回路ｂｇの出力はｎチ
ャンネルトランジスタｔ13のゲート端子を駆動し、その
ドレイン端子は第５のノ−ドｋ５に結合する。トランジ
スタｔ13により第２の電流バンクｍ２は付加的な入力電
流で駆動される。この電流は後に第１の電流バンクｍ１
からの入力電流を置換え、バンドギャップ出力電圧であ
る基準電圧ｖｒの開始位相後に第２の限界値Ｆより下で
オフに切換えられる。
【００２６】第２と第１の限界値Ｆ、Ｋ（図２参照）の
間の固定電位ＨＶのほぼ線形特性はバンドギャップ回路
ｂｇのさらに別の出力により駆動されるｎチャンネルト
ランジスタｔ16によって与えられる。トランジスタｔ16
は一定電流でこの範囲Ｆ、Ｋでノ−ドｋ４を負荷し、ソ
ースＦＦｔ15の電流は限界値Ｋからそこに付加される。
間の固定電位ＨＶのほぼ線形特性はバンドギャップ回路
ｂｇのさらに別の出力により駆動されるｎチャンネルト
ランジスタｔ16によって与えられる。トランジスタｔ16
は一定電流でこの範囲Ｆ、Ｋでノ−ドｋ４を負荷し、ソ
ースＦＦｔ15の電流は限界値Ｋからそこに付加される。
【００２７】バンドギャップ回路ｂｇの付勢のときに、
例えば図８を参照して調節された出力電圧ｖｒが総合的
な回路の他のサブ回路にも伝送され、安全な動作モード
に到達し、供給電圧ＶＤＤが依然として比較的低くても
全体的な回路は限定されていないモードでラッチアップ
することはできない。例えば十分な供給電圧ＶＤＤでは
カスコード回路に対する固定電位ＨＶが偽の値にロック
されるならば限定されていないモードは絶縁破壊を生じ
る。均一な動作範囲はスイッチングしきい値を決定する
電圧分割装置を介してバンドギャップ出力電圧ｖｒによ
り駆動されるｎチャンネルトランジスタｔ14を有するス
イッチ装置ｓｗにより図７で決定される。この電圧ｖｒ
が予め定められた値を超過するとすぐにトランジスタｔ
14はオンに切換えられ、電圧分割装置ｔ１の下端部を接
地電位Ｍに接続することにより第１の電流バンクｍ１を
切離す。一般的にスイッチングしきい値はバンドギャッ
プ回路ｂｇが既に能動的であるならば限界値Ｆより下で
既にトランジスタｔ14がスイッチするように設定され
る。
例えば図８を参照して調節された出力電圧ｖｒが総合的
な回路の他のサブ回路にも伝送され、安全な動作モード
に到達し、供給電圧ＶＤＤが依然として比較的低くても
全体的な回路は限定されていないモードでラッチアップ
することはできない。例えば十分な供給電圧ＶＤＤでは
カスコード回路に対する固定電位ＨＶが偽の値にロック
されるならば限定されていないモードは絶縁破壊を生じ
る。均一な動作範囲はスイッチングしきい値を決定する
電圧分割装置を介してバンドギャップ出力電圧ｖｒによ
り駆動されるｎチャンネルトランジスタｔ14を有するス
イッチ装置ｓｗにより図７で決定される。この電圧ｖｒ
が予め定められた値を超過するとすぐにトランジスタｔ
14はオンに切換えられ、電圧分割装置ｔ１の下端部を接
地電位Ｍに接続することにより第１の電流バンクｍ１を
切離す。一般的にスイッチングしきい値はバンドギャッ
プ回路ｂｇが既に能動的であるならば限界値Ｆより下で
既にトランジスタｔ14がスイッチするように設定され
る。
【００２８】図７ではスイッチ装置ｓｗは図面を簡単に
するためにバンドギャップ出力電圧端子ｖｒに接続され
ている。しかしながらスイッチ付勢がバンドギャップ回
路ｂｇの電流通路即ち、最後にオンに切換えられた電流
通路により開始されるならば、これは全ての重要なサブ
回路が既に能動的であることを確実にするのでより適切
である。これを達成する回路装置は例えば開始回路と組
合わされて前述の独国特許第Ｐ42 42 989.7 号明細書に
記載されている。
するためにバンドギャップ出力電圧端子ｖｒに接続され
ている。しかしながらスイッチ付勢がバンドギャップ回
路ｂｇの電流通路即ち、最後にオンに切換えられた電流
通路により開始されるならば、これは全ての重要なサブ
回路が既に能動的であることを確実にするのでより適切
である。これを達成する回路装置は例えば開始回路と組
合わされて前述の独国特許第Ｐ42 42 989.7 号明細書に
記載されている。
【００２９】第１の電流バンクｍ１の接続切離しにより
後者の出力トランジスタｔ７、ｔ８は切離される。結果
として、ダイオードチェーンｎＤは接地電位Ｍから高い
電位まで第４のノ−ドｋ４の電位を引上げる。前述した
ように第２の電流バンクｍ２の入力電流はトランジスタ
ｔ13により供給され、これはバンドギャップ回路ｂｇに
より制御される。第４のノ−ドｋ４における電圧は固定
電位ＨＶを表し、これは通常、供給電圧の半分ＶＤＤ／
２に等しいから、第４のノ−ドｋ４は低いソースインピ
ーダンスを具備しなければならない。これはゲート端子
が電圧分割装置ｔ１の中心タップに接続されているｐチ
ャンネルトランジスタｔ15からなるソースフォロアによ
り達成される。固定電位ＨＶは従って安定化され、種々
のカスコード回路のゲート電位を固定することができ、
例えばトランジスタｔ11のゲート電位を含む。固定した
電位ＨＶが電圧分割装置のタップに結合されることは限
界値ＫからのＶＤＤの比例的依存を生じさせる。第２の
限界値Ｆと第１の限界値Ｋとの間の転移領域はスイッチ
ングしきい値と、含まれる段の電流変換特性に依存す
る。バイアスソース２が図３のように幾つかの固定電位
Ｖ１、Ｖ２、Ｖ３を生成しなければならない場合には、
電圧分割装置ｔ１は各１つのソースフォロアに接続され
る対応するタップを有する。各固定電位生成装置は比較
的高いインピーダンスのプルアップ装置を含む。
後者の出力トランジスタｔ７、ｔ８は切離される。結果
として、ダイオードチェーンｎＤは接地電位Ｍから高い
電位まで第４のノ−ドｋ４の電位を引上げる。前述した
ように第２の電流バンクｍ２の入力電流はトランジスタ
ｔ13により供給され、これはバンドギャップ回路ｂｇに
より制御される。第４のノ−ドｋ４における電圧は固定
電位ＨＶを表し、これは通常、供給電圧の半分ＶＤＤ／
２に等しいから、第４のノ−ドｋ４は低いソースインピ
ーダンスを具備しなければならない。これはゲート端子
が電圧分割装置ｔ１の中心タップに接続されているｐチ
ャンネルトランジスタｔ15からなるソースフォロアによ
り達成される。固定電位ＨＶは従って安定化され、種々
のカスコード回路のゲート電位を固定することができ、
例えばトランジスタｔ11のゲート電位を含む。固定した
電位ＨＶが電圧分割装置のタップに結合されることは限
界値ＫからのＶＤＤの比例的依存を生じさせる。第２の
限界値Ｆと第１の限界値Ｋとの間の転移領域はスイッチ
ングしきい値と、含まれる段の電流変換特性に依存す
る。バイアスソース２が図３のように幾つかの固定電位
Ｖ１、Ｖ２、Ｖ３を生成しなければならない場合には、
電圧分割装置ｔ１は各１つのソースフォロアに接続され
る対応するタップを有する。各固定電位生成装置は比較
的高いインピーダンスのプルアップ装置を含む。
【００３０】図８は24Ｖの調節されていない供給電圧源
に直接接続されることができるホールセンサ回路と組合
わせた本発明の実施例を示している。ホールセンサ回路
は正と負の供給電圧ＶＤＤ、ＶＳＳの極性の反転から保
護されている。さらに図８の回路は２つの過電圧保護素
子ｓｅを含み、それぞれ各２つのｐチャンネルトランジ
スタ構造ｔｏのウェル端子Ｗｏに接続されている。図８
で示されているホールセンサ回路は３つの端子を有する
装置であり、それに対して正の供給電圧ＶＤＤと負の供
給電圧ＶＳＳと出力信号０のための接触パッド４、８、
９が関連される。
に直接接続されることができるホールセンサ回路と組合
わせた本発明の実施例を示している。ホールセンサ回路
は正と負の供給電圧ＶＤＤ、ＶＳＳの極性の反転から保
護されている。さらに図８の回路は２つの過電圧保護素
子ｓｅを含み、それぞれ各２つのｐチャンネルトランジ
スタ構造ｔｏのウェル端子Ｗｏに接続されている。図８
で示されているホールセンサ回路は３つの端子を有する
装置であり、それに対して正の供給電圧ＶＤＤと負の供
給電圧ＶＳＳと出力信号０のための接触パッド４、８、
９が関連される。
【００３１】接触パッド４は低インピーダンス通路を経
てそれに接続された調節された保護回路3.1 と切換え保
護回路3.5 とを有する。調節された保護回路3.1 はモノ
リシックな集積ホールプレート5.1 用の動作電流ｉｒを
生成し、ホールプレート5.1の下端部は接地電位Ｍに接
続されている。調節された回路3.1 の出力部は第１のノ
−ドｋ1.1 により形成され、ホールプレートの動作電流
ｉｈ用の入力は第２のノ−ドｋ2.1 により形成される。
第１、第２のノ−ドｋ1.1 とｋ2.1 との間のほぼ20−Ｖ
の差電圧はｐチャンネルトランジスタｔにより形成され
るカスコード回路1.1 により克服され、そのゲート端子
はバイアスソース２の出力ｏにより与えられるほぼ12Ｖ
の固定した電位ＨＶに接続される。バイアスソース２に
は図７で示されているような回路が設けられている。ホ
ールプレート5.1 用の調節された動作電流ｉｈは調節さ
れた保護回路3.1 のゲート端子Ｇｏを調節回路７からの
調節信号ｓｉによって駆動することにより生成される。
調節された保護回路3.1 ではウェル端子Ｗｏ用の抵抗Ｒ
とソースおよびドレイン端子Ｓｏ、Ｄｏ（図５参照）を
有するｐチャンネルトランジスタ構造ｔｏが概略的に示
されている。
てそれに接続された調節された保護回路3.1 と切換え保
護回路3.5 とを有する。調節された保護回路3.1 はモノ
リシックな集積ホールプレート5.1 用の動作電流ｉｒを
生成し、ホールプレート5.1の下端部は接地電位Ｍに接
続されている。調節された回路3.1 の出力部は第１のノ
−ドｋ1.1 により形成され、ホールプレートの動作電流
ｉｈ用の入力は第２のノ−ドｋ2.1 により形成される。
第１、第２のノ−ドｋ1.1 とｋ2.1 との間のほぼ20−Ｖ
の差電圧はｐチャンネルトランジスタｔにより形成され
るカスコード回路1.1 により克服され、そのゲート端子
はバイアスソース２の出力ｏにより与えられるほぼ12Ｖ
の固定した電位ＨＶに接続される。バイアスソース２に
は図７で示されているような回路が設けられている。ホ
ールプレート5.1 用の調節された動作電流ｉｈは調節さ
れた保護回路3.1 のゲート端子Ｇｏを調節回路７からの
調節信号ｓｉによって駆動することにより生成される。
調節された保護回路3.1 ではウェル端子Ｗｏ用の抵抗Ｒ
とソースおよびドレイン端子Ｓｏ、Ｄｏ（図５参照）を
有するｐチャンネルトランジスタ構造ｔｏが概略的に示
されている。
【００３２】低インピーダンス通路を経て接触パッド４
にも接続する切換え保護回路3.5 は調節された保護回路
3.1 と同様の素子を含む。出力ノ−ドｋ1.5 から接触パ
ッド４の電位ＶＤＤより僅かに下の正の供給電圧ＶＤＤ
´が得られる。これはこのｐチャンネルトランジスタ構
造ｔｏのゲート端子Ｇｏが固定した電位ＨＶに接続され
る事実により結果として生じ、その結果ｐチャンネルト
ランジスタ構造ｔｏは完全にオンに切換えられる。ノ−
ドｋ1.5 はそれ故、ＣＭＯＳ回路の正の供給電圧ＶＤＤ
´用の内部端子としての役目をする。この回路の一部分
にはアナログおよびまたは信号処理回路5.5 が設けら
れ、その入力にはホール電圧差ｕｈが与えられる。この
電圧差ｕｈはホールプレート5.1 の電圧タップから得ら
れる。これはアナログ、デジタルまたはそれらの混合し
た形態の回路5.5 中で評価されることができる。図８の
例では単一の出力端子９のみが出力信号ｏのために存在
している。簡単な場合にはホールセンサ回路はスイッチ
として動作し、ホールプレートにより測定される磁界が
予め定められた値を超過するかその値よりも下に落ちる
とき出力端子９の出力でスイッチング信号を提供する。
この応用では廉価の３導線パッケージが必要であるにす
ぎないが、しかしながらフックアップエラーの危険を含
んでいる。しかしながら２つの保護回路3.1 と3.5 のた
めにこのようなフックアップエラーは装置の動作に悪影
響を与えない。
にも接続する切換え保護回路3.5 は調節された保護回路
3.1 と同様の素子を含む。出力ノ−ドｋ1.5 から接触パ
ッド４の電位ＶＤＤより僅かに下の正の供給電圧ＶＤＤ
´が得られる。これはこのｐチャンネルトランジスタ構
造ｔｏのゲート端子Ｇｏが固定した電位ＨＶに接続され
る事実により結果として生じ、その結果ｐチャンネルト
ランジスタ構造ｔｏは完全にオンに切換えられる。ノ−
ドｋ1.5 はそれ故、ＣＭＯＳ回路の正の供給電圧ＶＤＤ
´用の内部端子としての役目をする。この回路の一部分
にはアナログおよびまたは信号処理回路5.5 が設けら
れ、その入力にはホール電圧差ｕｈが与えられる。この
電圧差ｕｈはホールプレート5.1 の電圧タップから得ら
れる。これはアナログ、デジタルまたはそれらの混合し
た形態の回路5.5 中で評価されることができる。図８の
例では単一の出力端子９のみが出力信号ｏのために存在
している。簡単な場合にはホールセンサ回路はスイッチ
として動作し、ホールプレートにより測定される磁界が
予め定められた値を超過するかその値よりも下に落ちる
とき出力端子９の出力でスイッチング信号を提供する。
この応用では廉価の３導線パッケージが必要であるにす
ぎないが、しかしながらフックアップエラーの危険を含
んでいる。しかしながら２つの保護回路3.1 と3.5 のた
めにこのようなフックアップエラーは装置の動作に悪影
響を与えない。
【００３３】パワーが第１、第２のノ−ドｋ1.5 、ｋ2.
5 間のｐチャンネル電流通路として挿入された単一の段
のカスコード1.5 を経て回路5.5 に供給される。関連す
るｐチャンネルトランジスタｔは固定電位ＨＶに結合さ
れたゲート端子を有する。同様に調節回路７および存在
してもよい制御回路10はそれぞれカスコード回路1.7よ
1.10を経てノ−ドｋ1.5 に接続される。調節回路７と評
価回路5.5 はバイアスソース２の調節されたバンドギャ
ップ回路電圧ｖｒに接続されてもよい。調節回路７では
バンドギャップ出力電圧ｖｒはホールプレートのレプリ
カにより動作電流ｉｈを調節するための基準電圧の役目
をする。評価回路5.5 ではバンドギャップ出力電圧ｖｒ
は例えば出力端子９でスイッチング機能を制御するため
ホール差電圧ｕｈ用の電圧基準の役目をする。ホールプ
レート5.1 は非常に概略的に図８で示されている。例え
ば欧州特許明細書第ＥＰ−Ａ−0 548 391 号明細書を参
照するようにこれは勿論、多重ホールプレート装置であ
ってもよく、この各動作電流と電圧タップは制御回路10
により周期的に切換えられる。
5 間のｐチャンネル電流通路として挿入された単一の段
のカスコード1.5 を経て回路5.5 に供給される。関連す
るｐチャンネルトランジスタｔは固定電位ＨＶに結合さ
れたゲート端子を有する。同様に調節回路７および存在
してもよい制御回路10はそれぞれカスコード回路1.7よ
1.10を経てノ−ドｋ1.5 に接続される。調節回路７と評
価回路5.5 はバイアスソース２の調節されたバンドギャ
ップ回路電圧ｖｒに接続されてもよい。調節回路７では
バンドギャップ出力電圧ｖｒはホールプレートのレプリ
カにより動作電流ｉｈを調節するための基準電圧の役目
をする。評価回路5.5 ではバンドギャップ出力電圧ｖｒ
は例えば出力端子９でスイッチング機能を制御するため
ホール差電圧ｕｈ用の電圧基準の役目をする。ホールプ
レート5.1 は非常に概略的に図８で示されている。例え
ば欧州特許明細書第ＥＰ−Ａ−0 548 391 号明細書を参
照するようにこれは勿論、多重ホールプレート装置であ
ってもよく、この各動作電流と電圧タップは制御回路10
により周期的に切換えられる。
【００３４】ノ−ドｋ1.5 と各カスコード回路1.10、1.
7 、1.5 の間にはｐチャンネルトランジスタｔｒが挿入
され、そのゲートはそれぞれ調節回路７の出力により制
御される。この装置では保護回路3.5 は反転動作に対し
て保護され、一度のみ存在する必要がある。電流の各調
節は通常のｐチャンネルトランジスタｔｒにより同様の
方法で達成され、これは破壊が生じる反転モードに対し
て保護される必要はない。調節された保護回路3.1 はノ
−ドｋ1.5 に接続されるｐチャンネルトランジスタｔｒ
により置換えられることができるがこれはホールプレー
ト5.1 の大きな動作電流ｉｈのために望ましくないこと
が指摘される。
7 、1.5 の間にはｐチャンネルトランジスタｔｒが挿入
され、そのゲートはそれぞれ調節回路７の出力により制
御される。この装置では保護回路3.5 は反転動作に対し
て保護され、一度のみ存在する必要がある。電流の各調
節は通常のｐチャンネルトランジスタｔｒにより同様の
方法で達成され、これは破壊が生じる反転モードに対し
て保護される必要はない。調節された保護回路3.1 はノ
−ドｋ1.5 に接続されるｐチャンネルトランジスタｔｒ
により置換えられることができるがこれはホールプレー
ト5.1 の大きな動作電流ｉｈのために望ましくないこと
が指摘される。
【図１】本発明の簡単な実施例のブロック図。
【図２】図１のカスコード回路の駆動のための電圧波形
図。
図。
【図３】本発明の別の実施例の概略図。
【図４】図３の多段カスコード回路の駆動のための電圧
波形図。
波形図。
【図５】モノリシックな集積保護回路の領域の概略断面
図。
図。
【図６】通常および反対の極性の状態の図５の保護回路
の等価回路図。
の等価回路図。
【図７】固定した電位を生成するための簡単な実施例の
回路図。
回路図。
【図８】ホールセンサ回路と組合わせた本発明の実施例
の装置の概略図。
の装置の概略図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 ロタール・ブロスフェルト ドイツ連邦共和国、デー − 79874 ブ ライトナウ、ドルフシュトラーセ 16 (72)発明者 ウルリッヒ・トイス ドイツ連邦共和国、デー − 79194 グ ンデルフィンゲン、シェーンベルクシュト ラーセ ５ベー (72)発明者 マリオ・モッツ ドイツ連邦共和国、デー − 79346 エ ンディンゲン、アインジーデルンシュトラ ーセ ６
Claims (9)
- 【請求項１】 動作電位が異なり、第１のノ−ドと第２
のノ−ドを経て共に結合される第１のサブ回路と第２の
サブ回路とを少なくとも具備しているＣＭＯＳ回路の絶
縁破壊強度を増加させる回路において、 内部実効電圧が第１、第２のノ−ドとの間に接続される
カスコード回路により減少され、カスコード構造中で使
用される少なくとも１つのｐチャンネルトランジスタを
含み、このｐチャンネルトランジスタは、 そのソース端子が第１のノ−ドに接続され、 そのドレイン端子が第２のノ−ドに接続され、 そのゲート端子が正の供給電圧と負の供給電圧との間に
位置する固定した電位を各出力で生成するバイアスソー
スの関連する出力に接続され、 少なくとも１つのｐチャンネルトランジスタのウェル端
子が各ソース電位と本質的に等しいかまたはそれより僅
かに上である供給電位に接続され、 バイアスソースが正の供給電圧の大きさに依存して１つ
または複数の固定した電位を生成し、従って開始範囲で
１つまたは複数の固定した電位は負の供給電圧に対応
し、１つまたは複数の固定電位は好ましくは一定して供
給電圧の増加と共に増加することを特徴とするＣＭＯＳ
回路の絶縁破壊強度増加用回路。 - 【請求項２】 遅くとも正の供給電圧の最大値を得た時
に、存在する各供給電圧に関してバイアスソースが本質
的に、等しい大きさの部分を限定するようにバイアスソ
ースが１つのまたは複数の電位の大きさを固定すること
を特徴とする請求項１記載の回路。 - 【請求項３】 第１のサブ回路がモノリシックに集積さ
れた保護回路を含むことを特徴とする請求項１または２
記載の回路。 - 【請求項４】 保護回路が正と負の供給電圧の極性反転
および／または過電圧に対して保護を与える装置を含む
ことを特徴とする請求項３記載の回路。 - 【請求項５】 保護回路がｎ型ウェル中に形成されソー
ス領域、ドレイン領域、ゲート領域を有するｐチャンネ
ルトランジスタ構造を含み、ｎ型ウェルは極性反転の場
合に電流の流れを限定する役目をする抵抗を介してｐチ
ャンネルトランジスタ構造のソース端子に接続され、こ
のソース端子は低インピーダンス通路を経て正の供給電
圧に結合され、 ｐチャンネルトランジスタ構造のドレイン端子が第１の
ノ−ドに結合され、 ｐチャンネルトランジスタ構造のゲート端子は切換えら
れた保護回路の場合にバイアスソースから固定電位の１
つを供給され、調節された保護回路の場合、調節回路か
らの出力信号を供給され、前記調節回路は調節された保
護回路の出力電流を調節し、その電流はカスコード回路
を通って流れることを特徴とする請求項４記載の回路。 - 【請求項６】 調節回路により調節された電流が集積さ
れたホールプレートの動作電流であることを特徴とする
請求項５記載の回路。 - 【請求項７】 第２のサブ回路がアナログおよび／また
はデジタル信号処理回路を含むことを特徴とする請求項
１乃至６のいずれか１項記載の回路。 - 【請求項８】 第２のサブ回路が少なくとも１つの耐電
圧ｎチャンネルトランジスタを含むことを特徴とする請
求項１乃至７のいずれか１項記載の回路。 - 【請求項９】 保護回路が過電圧保護素子として動作す
るツェナーダイオードまたはフィールド酸化物トランジ
スタに接続されたウェル端子を有することを特徴とする
請求項５記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4334513A DE4334513C1 (de) | 1993-10-09 | 1993-10-09 | CMOS-Schaltung mit erhöhter Spannungsfestigkeit |
| DE4334513.1 | 1993-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240472A true JPH07240472A (ja) | 1995-09-12 |
| JP3623536B2 JP3623536B2 (ja) | 2005-02-23 |
Family
ID=6499815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24560994A Expired - Lifetime JP3623536B2 (ja) | 1993-10-09 | 1994-10-11 | 絶縁破壊強度の増加されたｃｍｏｓ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5530394A (ja) |
| EP (1) | EP0648019B1 (ja) |
| JP (1) | JP3623536B2 (ja) |
| KR (1) | KR100300241B1 (ja) |
| DE (2) | DE4334513C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217577A (ja) * | 2007-03-06 | 2008-09-18 | Renesas Technology Corp | 内部電圧発生回路 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602790A (en) * | 1995-08-15 | 1997-02-11 | Micron Technology, Inc. | Memory device with MOS transistors having bodies biased by temperature-compensated voltage |
| US5963067A (en) * | 1998-01-23 | 1999-10-05 | Maxim Integrated Products, Inc. | Reverse current throttling of a MOS transistor |
| FR2787921A1 (fr) * | 1998-12-23 | 2000-06-30 | St Microelectronics Sa | Circuit cmos haute tension |
| DE50011734D1 (de) | 1999-07-15 | 2006-01-05 | Micronas Gmbh | Elektronische Gebereinrichtung |
| DE10008180C2 (de) * | 1999-07-15 | 2002-11-14 | Micronas Gmbh | Elektronische Gebereinrichtung |
| DE19938403C2 (de) * | 1999-08-13 | 2002-03-14 | Micronas Gmbh | Schaltung |
| DE10032527C1 (de) * | 2000-07-05 | 2001-12-06 | Infineon Technologies Ag | Temperaturkompensationsschaltung für ein Hall-Element |
| US6633197B1 (en) | 2000-10-27 | 2003-10-14 | Marvell International, Ltd. | Gate capacitor stress reduction in CMOS/BICMOS circuit |
| JP4199476B2 (ja) * | 2002-04-12 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置の保護回路 |
| US7071763B2 (en) * | 2002-12-27 | 2006-07-04 | Emosyn America, Inc. | Transistor circuits for switching high voltages and currents without causing snapback or breakdown |
| US7102867B2 (en) * | 2003-06-30 | 2006-09-05 | International Business Machines Corporation | Method, apparatus and circuit for latchup suppression in a gate-array ASIC environment |
| DE102004029966A1 (de) * | 2004-06-21 | 2006-01-12 | Infineon Technologies Ag | Verpolungsschutzschaltung mit niedrigem Spannungsabfall |
| JP4762045B2 (ja) * | 2006-05-01 | 2011-08-31 | 株式会社東芝 | 半導体集積回路の検証装置及び検証方法 |
| US8390362B2 (en) | 2010-08-10 | 2013-03-05 | Infineon Technologies Ag | Low-power, high-voltage integrated circuits |
| US8264214B1 (en) * | 2011-03-18 | 2012-09-11 | Altera Corporation | Very low voltage reference circuit |
| US11606029B2 (en) * | 2020-09-10 | 2023-03-14 | Stmicroelectronics International N.V. | DC-DC voltage converter with floating rail generation for cascode transistor biasing |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| US4490629A (en) * | 1982-05-10 | 1984-12-25 | American Microsystems, Inc. | High voltage circuits in low voltage CMOS process |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| NL8702630A (nl) * | 1987-11-04 | 1989-06-01 | Philips Nv | Geintegreerde digitale schakeling. |
| JPH0756931B2 (ja) * | 1988-04-18 | 1995-06-14 | 三菱電機株式会社 | 閾値制御型電子装置およびそれを用いた比較器 |
| CH681928A5 (ja) * | 1989-04-26 | 1993-06-15 | Seiko Epson Corp | |
| US5179297A (en) * | 1990-10-22 | 1993-01-12 | Gould Inc. | CMOS self-adjusting bias generator for high voltage drivers |
| DE59108800D1 (de) * | 1991-12-21 | 1997-08-28 | Itt Ind Gmbh Deutsche | Offsetkompensierter Hallsensor |
| US5243236A (en) * | 1991-12-31 | 1993-09-07 | Intel Corporation | High voltage CMOS switch with protection against diffusion to well reverse junction breakdown |
| JP3114391B2 (ja) * | 1992-10-14 | 2000-12-04 | 三菱電機株式会社 | 中間電圧発生回路 |
| DE4242989C1 (de) * | 1992-12-18 | 1994-05-11 | Itt Ind Gmbh Deutsche | Spannungsregler |
-
1993
- 1993-10-09 DE DE4334513A patent/DE4334513C1/de not_active Expired - Lifetime
-
1994
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