NL8702630A

NL8702630A - Geintegreerde digitale schakeling.

Info

Publication number: NL8702630A
Application number: NL8702630A
Authority: NL
Original assignee: Philips Nv
Priority date: 1987-11-04
Filing date: 1987-11-04
Publication date: 1989-06-01
Also published as: EP0316033A1; KR890009000A; US4920287A; JPH01149448A

Description

♦ t % PHN 12.316 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven Geïntegreerde digitale schakeling.

De uitvinding heeft betrekking op een geïntegreerde digitale schakeling omvattende een MOS-transistor van een eerste geleidingstype, van welke transistor de drain gekoppeld is aan een uitgangsklem en via een eerste subschakeling met een eerste voedingsklem 5 is verbonden, van welke transistor de gate is aangesloten op een eerste ingangsklem en van welke transistor de source via een tweede subschakeling met een tweede voedingsklem is verbonden, welke tweede subschakeling tenminste één tweede MOS-transistor van het eerste geleidingstype bevat en waarbij via een tweede ingangsklem de eerste en 10 tweede subschakeling wordt aangestuurd.

Een schakeling van de in de aanhef genoemde soort is bekend uit de Nederlandse octrooiaanvrage 8400523, waarin is beschreven dat in cascode met de genoemde tweede transistor een eerste transistor is geschakeld om te voorkomen dat de spanning over de tweede transistor 15 te groot wordt, hetgeen zou betekenen dat door een daarbij optredende hoge veldsterkte bij de afvoerelektrode (drain) van de tweede transistor een wezenlijke kans op zogenaamde "hot elektron degradatie" ontstaat. De genoemde maatregel in de genoemde Nederlandse Octrooiaanvrage voldoet niet voor transistoren met kanaallengtes die kleiner dan 1 pm (sub-20 micron) zijn, omdat de toegestane maximale spanning waarboven “hot elektron degradatie* over deze transistoren zal gaan optreden, kleiner is dan over transistoren met grotere kanaallengtes. Het verlagen van de voedingsspanning van de genoemde schakeling naar bijvoorbeeld 3,3 Volt zou als gevolg hebben dat de “hot elektron degradatie" niet meer op zou 25 treden, maar zou tevens een lagere dan gewenste schakelsnelheid van de digitale schakeling tot gevolg hebben.

Het is een doel van de uitvinding om in een logische schakeling te voorzien, waarin de kans op "hot elektron degradatie" voor transistoren in het sub-micron gebied minimaal is, terwijl de schakeling 30 met een gebruikelijke standaard voeddingsspanning (bijvoorbeeld 5 Volt) bedreven wordt.

Daartoe heeft een geïntegreerde digitale schakeling .8702630 PHN 12.316 2 volgens de uitvinding het kenmerk dat hetzij de eerste transistor een hogere drempelspanning heeft dan de tweede transistor, hetzij de eerste ingangsklem een tussen de eerste en tweede voedingsspanning liggende spanning voert, hetzij de eerste transistor een hogere drempelspanning 5 heeft dan de tweede transistor én de eerste ingangsklem een tussen de eerste en tweede voedingsspanning liggende spanning voert, ter onderdrukking van zogenaamde "hot elektron degradatie".

Een geïntegreerde digitale schakeling volgens de uitvinding heeft daarbij het voordeel dat naast het niet optreden van de 10 eerder genoemde "hot elektron degradatie" wegens het vermijden van overschrijding van de maximale toegestane spanning, de genoemde schakeling een grotere schakelsnelheid bezit dan schakelingen die gevoed worden met een lagere dan gebruikelijke voedingsspanning van bijvoorbeeld 3,3 Volt. MOS-transistoren kunnen worden onderverdeeld in 15 enerzijds NMOS- en anderzijds PMOS-geleidingstypes.

Een uitvoeringsvorm van een geïntegreerde digitale schakeling volgens de uitvinding heeft het kenmerk, dat het eerste geleidingstype type NMOS is, en hetzij de eerste transistor een hogere drempelspanning heeft dan de tweede transistor, hetzij de eerste 20 ingangsklem een lagere spanning voert dan de eerste voedingsklem, hetzij de eerste transistor een hogere drempelspanning heeft dan de tweede transistor én de eerste ingangsklem een lagere spanning voert dan de eerste voedingsklem.

Een voorkeursuitvoeringsvorm van een geïntegreerde 25 digitale schakeling volgens de uitvinding heeft het kenmerk, dat de kanaallengte van de eerste transistor groter is dan de kanaallengte van de tweede transistor. Bij een capacitieve belasting op de uitgangsklem, zal bij volledige geleiding van subschakeling D1 respectievelijk D2 de capacitieve last worden op- respectievelijk ontladen. Bij ontlading van 30 de capacitieve last zal gedurende enige tijd nagenoeg de volledige voedingsspanning komen te staan over de hoofdelektrodes van de eerste transistor (in tegenstelling tot de tweede transistor). Hierdoor heeft de eerste transistor bij voorkeur een grotere kanaallengte dan de tweede transistor, omdat de kans op "hot elektron degradatie" bij een grotere 35 kanaallengte kleiner is.

Het aansturen van de eerste transistor met een lagere spanning dan de eerste voedingsspanning is reeds bekend uit het Duitse .8702630

X

PHN 12.316 3

Offenlegungsschrift DE 31 07 902, maar de laatstgenoemde aansturing heeft in tegenstelling tot de uitvinding tot doel om substraat-lekstromen naar het substraat van de geïntegreerde MOS-schakelingen te verkleinen.

5 De uitvinding zal nu aan de hand van uitvoeringsvoorbeelden en onder verwijzing naar de tekening worden toegelicht, in welke tekening: figuur 1 een uitvoeringsvorm van een geïntegreerde digitale schakeling volgens de uitvinding toont; 10 figuur 2 een andere uitvoeringsvorm van een geïntegreerde digitale schakeling volgens de uitvinding laat zien.

In figuur 1 is een uitvoeringsvoorbeeld van een geïntegreerde digitale schakeling volgens de uitvinding weergegeven.

De schakeling bevat een NMOS-transistor N1 en een respectievelijk eerste 15 en tweede subschakeling D1 en D2. De drain van transistor N1 is met een uitgangsklem VQUT verbonden en via de subschakeling D1 aan een eerste voedingsklem V1 gekoppeld. De source van transistor N1 is aan een knooppunt k gekoppeld en via de tweede subschakeling D2 met een tweede voedingsklem V2 verbonden. De gate van transistor N1 is met de eerste 20 ingangsklem V^Ep verbonden. Tevens zijn de subschakelingen Dl en D2 met een ingangsklem VIN verbonden. Subschakeling Dl kan één of meerdere transistoren of een weerstand omvatten voor de realisering van een logische schakeling, terwijl subschakeling D2 eveneens één of meerdere transistoren kan bevatten. Voor de realisering van bijvoorbeeld 25 een logische omkeer-schakeling kan men voor subschakeling D1 bijvoorbeeld een PMOS-transistor, en voor subschakeling D2 een NMOS-transistor kiezen. Voor de realisering van een niet-EN-funktie met twee logische ingangen kan men voor subschakeling D1 een eerste en een tweede parallel geschakelde PMOS-transistor kiezen en voor subschakeling D2 30 twee in cascode geschakelde NMOS-transistoren. Hierbij zijn de gate-aansluitingen van de eerste PMOS- en de tweede NMOS-transistor met elkaar en met de eerste logische ingang verbonden en zijn de gate-aansluitingen van de tweede PMOS- en derde NMOS-transistor met elkaar en met de tweede logische ingang verbonden, hls voorbeeld kan eveneens een 35 niet-OF-funktie genoemd worden, waarbij subschakeling Dl twee in cascode geschakelde PMOS-transistoren omvat, en subschakeling D2 twee parallel geschakelde NMOS-transistoren omvat.

.8702630 » PHN 12.316 4 f'

Transistor N1 heeft tot doel om de spanning op knooppunt A te begrenzen tot een waarde waarbij in een of meerdere transistoren van de subschakeling D2 geen "hot elektron degradatie" optreedt.

De werking van de schakeling in figuur 1 is als volgt: 5 als voorbeeld van een digitale schakeling zal hier een logische omkeer-schakeling genomen worden, waarbij voor subschakeling D1 een PMOS-transistor P1, en voor subschakeling D2 een NMOS-transistor N2 gekozen wordt, waarbij de gate van P1 eveneens op de ingangsklem VjN is aangesloten. Bij een logisch hoog ingangssignaal op ingangsklem 10 zal transistor N2 geleiden en zal transistor P1 sperren. Indien VREp voldoende groot is, dat wil zeggen indien vref>vA+VTH1' waar^ij VA de spanning op knooppunt A en VTH-j de drempel spanning van transistor N1 is, zal transistor N1 geleiden en zal uitgangsklem Vqüt logisch laag zijn. Bij een logisch laag ingangssignaal op ingangsklem 15 VIN zal transistor N2 sperren en transistor P1 geleiden, waardoor de uitgangsklem VQÜT logisch hoog wordt. De spanning op knooppunt A zal nu een waarde bereiken die gelijk is aan de spanning va=vref_vTH1· welke spanning over de drain en source van transistor N2 staat. De over de drain en source van laatstgenoemde transistor maximale toelaatbare 20 spanning waarboven de eerder genoemde "hot elektron degradatie" optreedt, is onder meer afhankelijk van de kanaallengte van de NMOS-transistor en neemt af bij afnemende kanaallengte. Uit simulaties uitgevoerd aan een hierboven beschreven omkeer-schakeling met een sub-micron PMOS-transistor P1 en een sub-micron transistor N2, blijkt de 25 maximaal toelaatbare spanning op de drain van transistor N2 beduidend kleiner te zijn dan de spanning op voedingsklem V1. Bij een NMOS-transistor N2 met een kanaallengte van 0,7 pm en een verlagen van voedingsspanning V1 tot 4 Volt treedt "hot elektron degradatie" niet meer op. Indien ingangsklem V^p aan de voedingsklem V1 wordt 30 aangesloten, betekent dit dat hetzij de drempelspanning van transistor N1 voldoende vergroot dient te worden, opdat de spanning op knooppunt A niet te groot wordt, hetzij bij een gelijke drempelspanning van transistoren N1 en N2 een spanning VREF gekozen dient te worden die kleiner is dan de spanning op voedingsklem V1. Bij transistor N2 met een 35 kanaallengte van 0,7 pm blijkt hetzij bij een verhoging van de drempelspanning V<j,R.j met ongeveer 0,8 Volt hetzij bij een verlaging van de spanning VREF ten opzichte van de voedingsspanning V1 met . 8702630 9 4 PHN 12.316 5 ongeveer 0,8 Volt de "hot elektron degradatie" niet meer op te treden.

Bij een overgang van het ingangssignaal VIN van logisch laag naar logisch hoog zal knooppunt A na zeer korte tijd een spanning gelijk aan V2 aannemen omdat de parasitaire capaciteit van transistor N2 veel 5 sneller ontlaadt dan de capacitieve last aan uitgangsklem VQUT. Wegens de lading op de capacitieve belasting op klem VQUT aan de drain van transistor NI zal tijdelijk een potentiaalverschil over de drain en source van transistor N1 optreden dat nagenoeg gelijk is aan het potentiaalverschil tussen voedingsklemmen V1 en V2. Ter voorkoming van 10 "hot elektron degradatie" in transistor N1 kan voor deze transistor een kanaallengte genomen worden die groter is dan de kanaallengte van transistor N2. Tevens kan de kanaalbreedte van transistor N1 in het hier gegeven voorbeeld van een logische omkeerschakeling ongeveer gelijk aan de kanaalbreedte van transistor N2, en in het algemeen bij 15 een samenstelsel van transistoren in subschakeling D2, ongeveer gelijk aan de effectieve kanaalbreedte van het samenstelsel van transistoren gekozen worden, opdat de spanning op knooppunt A bij een overgang van het ingangssignaal VjN van logisch laag naar logisch hoog een hogere spanning dan de spanning op voedingsklem V2 aanneemt, zodat over de 20 drain en source van transistor NI niet het volledige voedingsspanningsverschil tussen V1 en V2 optreedt, waardoor de kans op "hot elektron degradatie" in transistor N1 door deze maatregel eveneens afneemt. Met effectieve breedte wordt bedoeld dat een fictieve transistor met deze breedte een gelijke geleiding heeft als het 25 samenstelsel van transistoren in subschakeling D2 wanneer al deze transistoren zouden geleiden. Omdat subschakeling D2, zoals reeds eerder is aangegeven, afhankelijk van de te realiseren logische funktie, verscheidene NMOS-transistoren kan omvatten, kunnen bij het gebruik van één enkele additionele transistor N1 met een kanaallengte die 30 bijvoorbeeld groter is dan 1 pm, alle NMOS-transistoren in subschakeling D2 met een kleinere kanaallengte dan 1 pm uitgevoerd worden.

In figuur 2 is een ander uitvoeringsvoorbeeld van een geïntegreerde digitale schakeling volgens de uitvinding weergegeven.

De schakeling bevat respectievelijk een eerste, tweede, derde en vierde 35 NMOS-transistor NI, N2, N3 en N4 en één PMOS-transistor P1.

Voedingsklem V1 is met de source van transistor P1, met de drain en gate van transistor N3 en met de gate van transistor N4 verbonden. De source :8702630 r PHN 12.316 6 van transistor N3 is aan de gate van transistor N1 en aan de drain van transistor N4 gekoppeld, de source van transistor N4 is met de voedingsklem V2 verbonden, en de beide drains van transistoren N1 en P1 zijn met elkaar en met de uitgangsklem V0ÜT verbonden. De source van 5 transistor N1 is gekoppeld aan de drain van transistor N2, waarbij de source van transistor N2 met de tweede voedingsklem V2 is verbonden. Verder zijn de gate-aansluitingen van transistoren P1 en N2 met de tweede ingangsklem VIR verbonden.

De werking van de schakeling in figuur 2 is als volgt: 10 als voorbeeld voor een geïntegreerde digitale schakeling wordt hier een logische omkeer-schakeling genomen, zoals hierboven reeds beschreven is, waarbij echter de gate van transistor N1 een signaal ontvangt dat afkomstig is van transistor N3 en N4. Omdat de gate van transistor N3 met de eerste voedingsklem is verbonden, ontvangt de gate van transistor 15 N1 een spanning die gelijk is aan V1-VTH3, waarbij VTH3 de drempelspanning van transistor N3 is, omdat transistor N3 een kleine stroom voert die wegens geleiding van transistor N4 wordt afgevoerd naar de tweede voedingsklem V2. Transistor N4 heeft bij voorkeur een grote kanaallengte, opdat de stroom door transistor N3 en N4 een kleine waarde 20 heeft en zodoende het stroomverbruik gering is. De maximaal optredende spanning op de drain van transistor N2 bedraagt hierdoor V1-VTH1-VTH3r die kleiner is dan de maximaal toegestane spanning waarbij geen "hot elektron degradatie" optreedt, waarbij de drempelspanning van transistor N1 is. Transistoren P1 en N2 vormen op zich een uit de 25 stand van de techniek bekende omkeer-schakeling, dat wil zeggen bij een logisch hoog ingangssignaal op de ingangsklem VIN zal transistor N2 geleiden en transistor P1 sperren en zal transistor N1 eveneens geleiden, waardoor uitgangsklem VQ0T dientengevolge logisch laag zal zijn, en bij een logisch laag ingangssignaal op de ingangsklem VIN zal 30 transistor N2 sperren en transistor P1 geleiden, waardoor uitgangsklem V0UT logisch hoog zal zijn. De door de transistoren N3 en N4 opgewekte referentie-spanning VREE kan voor één of meerdere digitale subschakelingen gebruikt worden, zodat een referentie-spanning VREF in een geïntegreerde digitale schakeling slechts eenmaal opgewekt hoeft 35 te worden. Dit betekent dat, hoewel transistor N4 wegens zijn grote kanaallengte nogal groot is, deze transistor relatief een zeer gering oppervlak in verhouding tot de sub-micron transistoren in een .8702630 t' PHN 12.316 7 geïntegreerde schakeling inneemt.

Hierboven is beschreven hoe "hot elektron degradatie" in één of meerdere NMOS-transistoren begrensd kan worden. Voor een vakman zal het echter duidelijk zijn dat soortgelijke maatregelen ter 5 voorkoming van "hot elektron degradatie" ook getroffen kunnen worden voor PMOS-transistoren, waarbij PMOS-transistoren niet zo gevoelig voor degradatie zijn als NMOS-transistoren wegens een kleinere beweeglijkheid van gaten in PMOS-transistoren ten opzichte van elektronen in NMOS-transistoren. Behalve in geïntegreerde digitale schakelingen zoals 10 hierboven is aangegeven is de uitvinding ook toepasbaar in geïntegreerde analoge schakelingen.

, 8702.630

Claims

1. Geïntegreerde digitale schakeling omvattende een MOS-transistor van een eerste geleidingstype, van welke transistor de drain gekoppeld is aan een uitgangsklem en via een eerste subschakeling met een eerste voedingsklem is verbonden, van welke transistor de gate is 5 aangesloten op een eerste ingangsklem en van welke transistor de source via een tweede subschakeling met een tweede voedingsklem is verbonden, welke tweede subschakeling tenminste één tweede MOS-transistor van het eerste geleidingstype bevat en waarbij via een tweede ingangsklem de eerste en tweede subschakeling wordt aangestuurd, met het kenmerk, dat 10 hetzij de eerste transistor een hogere drempelspanning heeft dan de tweede transistor, hetzij de eerste ingangsklem een tussen de eerste en tweede voedingsspanning liggende spanning voert, hetzij de eerste transistor een hogere drempelspanning heeft dan de tweede transistor én de eerste ingangsklem een tussen de eerste en tweede 15 voedingsspanning liggende spanning voert, ter onderdrukking van zogenaamde "hot elektron degradatie".

2. Geïntegreerde digitale schakeling volgens conclusie 1, met het kenmerk, dat het eerste geleidingstype type NMOS is, en hetzij de eerste transistor een hogere drempelspanning heeft dan de tweede 20 transistor, hetzij de eerste ingangsklem een lagere spanning voert dan dé eerste voedingsklem, hetzij de eerste transistor een hogere drempelspanning heeft dan de tweede transistor én de eerste ingangsklem een lagere spanning voert dan de eerste voedingsklem.

3. Geïntegreerde digitale schakeling volgens conclusie 1 25 of 2, met het kenmerk, dat de kanaallengte van de eerste transistor groter is dan de kanaallengte van de tweede transistor.

4. Geïntegreerde digitale schakeling volgens conclusie 2 of 3, met het kenmerk, dat de eerste ingangsklem is gekoppeld aan de eerste voedingsklem.

5. Geïntegreerde digitale schakeling volgens conclusie 2, 3 of 4, met het kenmerk, dat de gate van de eerste transistor via een NMOS-transistor met de eerste voedingsklem is verbonden.

6. Geïntegreerde digitale schakeling volgens conclusie 1, 2, 3, 4 of 5, met het kenmerk, dat de kanaallengte van de eerste 35 transistor groter is dan 1 pm, waarbij de kanaallengte van de tweede transistor kleiner is dan 1 pm. .8702630