JPH07109859B2 - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPH07109859B2 JPH07109859B2 JP63220762A JP22076288A JPH07109859B2 JP H07109859 B2 JPH07109859 B2 JP H07109859B2 JP 63220762 A JP63220762 A JP 63220762A JP 22076288 A JP22076288 A JP 22076288A JP H07109859 B2 JPH07109859 B2 JP H07109859B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- drain
- source
- electrode adjacent
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOS型FETを有する半導体集積回路装置に関
し、特に、直列接続されたMOSFETを具備する半導体集積
回路装置に関する。
し、特に、直列接続されたMOSFETを具備する半導体集積
回路装置に関する。
［従来の技術］ CMOS−NAND回路やNMOS−NAND回路においては、ゲート電
極を入力端子とする複数のNMOSFETの直列接続回路が用
いられている。そして、この場合、全てのNMOSFETは、
それぞれが同一の機能を果していることから同一の寸法
に形成するのが普通である。このことは、異なる機能の
FETを直列に接続する場合と対照的である。即ち、例え
ばNMOSインバータにおいては、一方が負荷抵抗であり他
方がドライバであることから、それぞれの寸法を異なら
しめて、回路の出力がローレベルであるときに、十分に
低いレベルの出力を次段に供給できるようにしている。
しかしながら、NAND回路における直列接続されたFETの
ように、そのソース・ドレインの接続点が、他の回路へ
の入力を取り出す出力点として用いられない場合には、
それぞれのMOSFETは、そのゲート電極の幅と長さとが同
じ値になるように設定されている。
極を入力端子とする複数のNMOSFETの直列接続回路が用
いられている。そして、この場合、全てのNMOSFETは、
それぞれが同一の機能を果していることから同一の寸法
に形成するのが普通である。このことは、異なる機能の
FETを直列に接続する場合と対照的である。即ち、例え
ばNMOSインバータにおいては、一方が負荷抵抗であり他
方がドライバであることから、それぞれの寸法を異なら
しめて、回路の出力がローレベルであるときに、十分に
低いレベルの出力を次段に供給できるようにしている。
しかしながら、NAND回路における直列接続されたFETの
ように、そのソース・ドレインの接続点が、他の回路へ
の入力を取り出す出力点として用いられない場合には、
それぞれのMOSFETは、そのゲート電極の幅と長さとが同
じ値になるように設定されている。
第３図（ａ）には、このような従来技術の２入力CMOSNA
ND回路の例が示されている。同図は従来技術の平面図で
あり、第３図（ｂ）は、その等価回路図である。第３図
（ａ）において、１、２、３は、それぞれ、ソース領
域、ソース・ドレイン複合領域、ドレイン領域を構成す
るN+拡散層、４、５、６は、それぞれ、ソース領域、ド
レイン領域、ソース領域を構成するP+拡散層、７、８
は、ポリシリコンで形成されたゲート電極であって、こ
れら各領域とゲート電極とによって、第１のNMOSFET
（ドレイン領域寄りのFET）TN1、第２のNMOSFET（ソー
ス領域寄りのFET）TN2および２つのPMOSFETが形成され
ている。また、同図において、×印は拡散領域またはポ
リシリコンと配線とのコンタクトを表しており、この回
路は、第３図（ｂ）に示すように２入力NAND回路を構成
している。そして、この例のようなソース・ドレイン複
合領域から出力を取り出さない回路においては、第３図
（ａ）に示されるように、TN1とTN2とのゲート電極は同
一の寸法に形成される（例えば、L1＝L2＝1.0μｍ）。
また、ゲート電極の幅L3は、この例では10μｍである。
ND回路の例が示されている。同図は従来技術の平面図で
あり、第３図（ｂ）は、その等価回路図である。第３図
（ａ）において、１、２、３は、それぞれ、ソース領
域、ソース・ドレイン複合領域、ドレイン領域を構成す
るN+拡散層、４、５、６は、それぞれ、ソース領域、ド
レイン領域、ソース領域を構成するP+拡散層、７、８
は、ポリシリコンで形成されたゲート電極であって、こ
れら各領域とゲート電極とによって、第１のNMOSFET
（ドレイン領域寄りのFET）TN1、第２のNMOSFET（ソー
ス領域寄りのFET）TN2および２つのPMOSFETが形成され
ている。また、同図において、×印は拡散領域またはポ
リシリコンと配線とのコンタクトを表しており、この回
路は、第３図（ｂ）に示すように２入力NAND回路を構成
している。そして、この例のようなソース・ドレイン複
合領域から出力を取り出さない回路においては、第３図
（ａ）に示されるように、TN1とTN2とのゲート電極は同
一の寸法に形成される（例えば、L1＝L2＝1.0μｍ）。
また、ゲート電極の幅L3は、この例では10μｍである。
［発明が解決しようとする問題点］ 上述した従来のNMOSFETの直列接続回路では、ホットキ
ャリアによるストレスに起因してドレイン電極寄りのFE
Tの方が劣化が速いという問題が生じる。そこで、次
に、２入力NAND回路を例にとり、このホットキャリアに
よるストレスについて説明する。
ャリアによるストレスに起因してドレイン電極寄りのFE
Tの方が劣化が速いという問題が生じる。そこで、次
に、２入力NAND回路を例にとり、このホットキャリアに
よるストレスについて説明する。
第３図（ａ）に図示された回路の入力ゲートIN1、IN2
に、第４図に図示された入力波形、即ち、振幅が5Vで、
ライズタイムおよびフォールタイムが2nsであるパルス
を印加するものとし、そのときのTN1とおTN2の動作軌跡
を第５図に示す。第５図において、上方にある３本の曲
線α、β、γは、TN1またはTN2にDC電圧を印加して発生
する基板電流の等電流線である。
に、第４図に図示された入力波形、即ち、振幅が5Vで、
ライズタイムおよびフォールタイムが2nsであるパルス
を印加するものとし、そのときのTN1とおTN2の動作軌跡
を第５図に示す。第５図において、上方にある３本の曲
線α、β、γは、TN1またはTN2にDC電圧を印加して発生
する基板電流の等電流線である。
ホットキャリアによるストレスは、曲線αにFETの動作
点が近づくほど大きい。
点が近づくほど大きい。
第５図でＩ、IIは、ドレイン電極側MOSFETTN1のIN1をハ
イレベル（オン状態）にしておき、IN2に後から入力を
加えてTN2をオンさせた場合の動作軌跡であって、Ｉ
は、TN1の、IIはTN2の動作軌跡である。また、III、IV
は、IN1とIN2に入力信号を同時に印加（同時にオン・オ
フ）した場合であり、IIIは、TN1の、そしてIVは、TN2
の動作軌跡である。Ｖ、VIは、TN2のIN2をハイレベルに
しておき、TN1のIN1に後から力を加えてTN1をオンさせ
た場合のTN1とTN2との軌跡を示す。
イレベル（オン状態）にしておき、IN2に後から入力を
加えてTN2をオンさせた場合の動作軌跡であって、Ｉ
は、TN1の、IIはTN2の動作軌跡である。また、III、IV
は、IN1とIN2に入力信号を同時に印加（同時にオン・オ
フ）した場合であり、IIIは、TN1の、そしてIVは、TN2
の動作軌跡である。Ｖ、VIは、TN2のIN2をハイレベルに
しておき、TN1のIN1に後から力を加えてTN1をオンさせ
た場合のTN1とTN2との軌跡を示す。
また、Ｉ、II、III、IV、Ｖ、VIは、入力信号のライズ
時の軌跡であり、ダッシュを付けた所は、フォール時の
軌跡である。但し、VI′は、値が極めて小さいので図示
されていない。
時の軌跡であり、ダッシュを付けた所は、フォール時の
軌跡である。但し、VI′は、値が極めて小さいので図示
されていない。
この図で示した如く、直列接続したFETは、その動作モ
ードとその接続順により発生基板電流が異なるが、この
基板電流の大小関係を不等号で表すと、次のような関係
になる。
ードとその接続順により発生基板電流が異なるが、この
基板電流の大小関係を不等号で表すと、次のような関係
になる。
Ｖ＞III＞II＞Ｉ＞IV＞VI そして、ホットキャリアによるストレスは、基板電流に
よって見積もることができるから、ホットキャリアによ
るストレスも上記不等式の順に大きいことになる。
よって見積もることができるから、ホットキャリアによ
るストレスも上記不等式の順に大きいことになる。
而して、基板電流の大きさは、また、ゲート長に対して
依存性を有する。その情況を第６図に示す。この図は、
ゲート長の変化に対する基板電流の変化を、TN1、TN2の
両FETを同時にオンさせた場合のTN1の最大基板電流を用
いて表したものである。この図から明らかなように、ゲ
ート長を長くすることによって、発生基板電流を減少さ
せることができる。
依存性を有する。その情況を第６図に示す。この図は、
ゲート長の変化に対する基板電流の変化を、TN1、TN2の
両FETを同時にオンさせた場合のTN1の最大基板電流を用
いて表したものである。この図から明らかなように、ゲ
ート長を長くすることによって、発生基板電流を減少さ
せることができる。
［問題点を解決するための手段］ 本発明のMOS型半導体集積回路は、それぞれ論理入力信
号が入力される複数のゲート電極を挟んで形成されたＮ
導電型のソース領域、他の回路に接続されていないソー
ス・ドレイン複合領域およびこの回路の出力部となるＮ
導電型ドレイン領域とを具備する半導体集積回路におい
て、前記ドレイン領域に隣接したゲート電極のゲート長
を前記ソース領域に隣接したゲート電極のゲート長より
長くしたものである。
号が入力される複数のゲート電極を挟んで形成されたＮ
導電型のソース領域、他の回路に接続されていないソー
ス・ドレイン複合領域およびこの回路の出力部となるＮ
導電型ドレイン領域とを具備する半導体集積回路におい
て、前記ドレイン領域に隣接したゲート電極のゲート長
を前記ソース領域に隣接したゲート電極のゲート長より
長くしたものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の２入力CMOSNAND回路に関する実施例
であって、第３図（ａ）に図示した従来例の部分と同一
の部分には同一の番号が付されている。また、この実施
例の等価回路図は第３図（ｂ）に記載したものと変わる
ところはないので、改めて記載することはしない。そし
て、第１図に示す実施例は、N+拡散層１〜３およびP+拡
散層４〜６を備え、これら拡散層に挟まれて、ポリシリ
コンからなるゲート電極７、８が形成されている点は、
従来例と変わるところはないが、このゲート電極７、８
の形状は、従来例のものとは異なっている。即ち、本実
施例のものにおいてはドレイン領域となるN+拡散層３に
隣接した部分のゲート電極のゲート長L1がL1＝1.5μｍ
であるのに対し、ソース領域となるN+拡散層１に隣接し
た部分のゲート電極のゲート長L2は、L2＝1.0μｍとな
されている。このようにすることによって、ドレイン領
域寄りのFET、TN1のホットキャリアによるストレスを緩
和することができる。なお、２つのFET、TN1とTN2との
ゲート幅L3は、L3＝10μｍと同一の値に設定されてい
る。しかし、場合によってはTN1側のゲート幅の方を大
きくしてもよい。
であって、第３図（ａ）に図示した従来例の部分と同一
の部分には同一の番号が付されている。また、この実施
例の等価回路図は第３図（ｂ）に記載したものと変わる
ところはないので、改めて記載することはしない。そし
て、第１図に示す実施例は、N+拡散層１〜３およびP+拡
散層４〜６を備え、これら拡散層に挟まれて、ポリシリ
コンからなるゲート電極７、８が形成されている点は、
従来例と変わるところはないが、このゲート電極７、８
の形状は、従来例のものとは異なっている。即ち、本実
施例のものにおいてはドレイン領域となるN+拡散層３に
隣接した部分のゲート電極のゲート長L1がL1＝1.5μｍ
であるのに対し、ソース領域となるN+拡散層１に隣接し
た部分のゲート電極のゲート長L2は、L2＝1.0μｍとな
されている。このようにすることによって、ドレイン領
域寄りのFET、TN1のホットキャリアによるストレスを緩
和することができる。なお、２つのFET、TN1とTN2との
ゲート幅L3は、L3＝10μｍと同一の値に設定されてい
る。しかし、場合によってはTN1側のゲート幅の方を大
きくしてもよい。
次に、第２図（ａ）、（ｂ）を参照して本発明の他の実
施例を説明する。第２図（ａ）は、CMOSインバータの例
であって、第２図（ｂ）は、その等価回路図である。こ
の回路では、２つのNMOSFETは入力に対して並列に接続
されているが、出力に対しては直列に接続されており、
これらのFETのゲート長L1、L2はそれぞれ1.5μｍ、1.0
μｍとされている。この場合には、２つのNMOSFETは常
に同時にオンするので、第５図のIII、IVの軌跡を描
き、TN1のストレスが大きくなる動作モードであるが、T
N1側のゲート長を長くすることにより、このFETのスト
レスを抑制することができる。
施例を説明する。第２図（ａ）は、CMOSインバータの例
であって、第２図（ｂ）は、その等価回路図である。こ
の回路では、２つのNMOSFETは入力に対して並列に接続
されているが、出力に対しては直列に接続されており、
これらのFETのゲート長L1、L2はそれぞれ1.5μｍ、1.0
μｍとされている。この場合には、２つのNMOSFETは常
に同時にオンするので、第５図のIII、IVの軌跡を描
き、TN1のストレスが大きくなる動作モードであるが、T
N1側のゲート長を長くすることにより、このFETのスト
レスを抑制することができる。
以上の実施例はCMOS回路に関するものであったが、本発
明は、これに限定されることなく、NMOS集積回路にも適
用することができる。また、以上の実施例では、ドレイ
ン寄りのFETのゲート長をソース寄りのFETのそれより50
％長くしていたが、この数値も限定的なものではなく、
例えば、20％程度長くするものであってもよい。
明は、これに限定されることなく、NMOS集積回路にも適
用することができる。また、以上の実施例では、ドレイ
ン寄りのFETのゲート長をソース寄りのFETのそれより50
％長くしていたが、この数値も限定的なものではなく、
例えば、20％程度長くするものであってもよい。
また直列接続されるNMOSFETは、２個に限定されること
なく、３個以上であってもよい。
なく、３個以上であってもよい。
この場合、ドレイン電極寄りのFETが最も強くホットキ
ャリアによるストレスを受けるので、このFETのゲート
電極のみを長くしてもよいが、ソース領域寄りのFETを
除いて他のFETのゲート電極のゲート長を全て長く形成
すれば、他のFETのストレスも緩和することができる。
ャリアによるストレスを受けるので、このFETのゲート
電極のみを長くしてもよいが、ソース領域寄りのFETを
除いて他のFETのゲート電極のゲート長を全て長く形成
すれば、他のFETのストレスも緩和することができる。
［発明の効果］ 以上説明したように、本発明は、直列に接続されたNMOS
FETのゲート電極のうち、ドレイン領域寄りのものをソ
ース領域寄りのものより長くすることにより、プロセス
やチップサイズを変更することなく、ホットキャリアに
よる劣化を効果的に防止することができる。
FETのゲート電極のうち、ドレイン領域寄りのものをソ
ース領域寄りのものより長くすることにより、プロセス
やチップサイズを変更することなく、ホットキャリアに
よる劣化を効果的に防止することができる。
第１図は、本発明の一実施例を示す平面図、第２図
（ａ）は、本発明の他の実施例の平面図、第２図（ｂ）
は、その等価回路図、第３図（ａ）、（ｂ）は、従来例
の平面図とその等価回路図、第４図は、入力波形図、第
５図は、NMOSFETの動作軌跡図、第６図は、ゲート長と
基板電流の関係を示す図である。 １〜３……N+拡散層、４〜６……P+拡散層、７〜９……
ゲート電極、TN1……第１のNMOSFET（ドレイン領域寄り
のFET）、TN2……第２のNMOSFET（ソース領域寄りのFE
T）。
（ａ）は、本発明の他の実施例の平面図、第２図（ｂ）
は、その等価回路図、第３図（ａ）、（ｂ）は、従来例
の平面図とその等価回路図、第４図は、入力波形図、第
５図は、NMOSFETの動作軌跡図、第６図は、ゲート長と
基板電流の関係を示す図である。 １〜３……N+拡散層、４〜６……P+拡散層、７〜９……
ゲート電極、TN1……第１のNMOSFET（ドレイン領域寄り
のFET）、TN2……第２のNMOSFET（ソース領域寄りのFE
T）。
Claims (2)
- 【請求項１】Ｎ導電型のドレイン領域と、少なくとも１
個のＮ導電型のソース・ドレイン複合領域と、Ｎ導電型
のソース領域と、前記ドレイン領域、ソース・ドレイン
複合領域およびソース領域のそれぞれの間に形成された
それぞれ論理入力信号が入力されるゲート電極とを具備
し、前記ドレイン領域から出力をとり出すMOS型半導体
集積回路装置において、前記ドレイン領域に隣接したゲ
ート電極のゲート長が前記ソース領域に隣接したゲート
電極のゲート長より長いことを特徴とするMOS型半導体
集積回路装置。 - 【請求項２】前記ドレイン領域に隣接したゲート電極の
電位と前記ソース領域に隣接したゲート電極の電位との
関係が、同電位であるかまたは前記ソース領域に隣接し
たゲート電極の電位がしきい値以上の電位にある状態で
前記ドレイン領域に隣接したゲート電極の電位が接地線
レベルから上昇しうる回路構成であることを特徴とする
請求項１記載のMOS型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220762A JPH07109859B2 (ja) | 1988-09-03 | 1988-09-03 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220762A JPH07109859B2 (ja) | 1988-09-03 | 1988-09-03 | Ｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268958A JPH0268958A (ja) | 1990-03-08 |
| JPH07109859B2 true JPH07109859B2 (ja) | 1995-11-22 |
Family
ID=16756151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220762A Expired - Fee Related JPH07109859B2 (ja) | 1988-09-03 | 1988-09-03 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109859B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009193981A (ja) * | 2008-02-12 | 2009-08-27 | Toyama Prefecture | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| NL8702630A (nl) * | 1987-11-04 | 1989-06-01 | Philips Nv | Geintegreerde digitale schakeling. |
-
1988
- 1988-09-03 JP JP63220762A patent/JPH07109859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0268958A (ja) | 1990-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4701642A (en) | BICMOS binary logic circuits | |
| EP0145004B1 (en) | Bipolar transistor-field effect transistor composite circuit | |
| US3911289A (en) | MOS type semiconductor IC device | |
| JP2564787B2 (ja) | ゲートアレー大規模集積回路装置及びその製造方法 | |
| JPH0697684B2 (ja) | プッシュプル出力バッファ | |
| US3573490A (en) | Capacitor pull-up reigister bit | |
| US4663646A (en) | Gate array integrated circuit using Schottky-barrier FETs | |
| US5552618A (en) | Multi-voltage-lever master-slice integrated circuit | |
| US3417260A (en) | Monolithic integrated diode-transistor logic circuit having improved switching characteristics | |
| EP0196391B1 (en) | Gallium arsenide gate array integrated circuit including dcfl nand gate | |
| US4977337A (en) | Bi-CMOS logic circuit | |
| JPH07109859B2 (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JPS63292647A (ja) | 半導体集積回路装置 | |
| US4740825A (en) | MOS semiconductor device having a low input resistance and a small drain capacitance | |
| JP2747306B2 (ja) | 半導体装置 | |
| JP3190191B2 (ja) | 出力バッファ回路 | |
| JPH07193193A (ja) | 半導体装置 | |
| JP2556684B2 (ja) | 論理回路 | |
| JP2590681B2 (ja) | 半導体論理回路装置 | |
| JP2570492B2 (ja) | 半導体回路 | |
| US5510733A (en) | High speed circuit with CMOS and bipolar logic stages | |
| US6577178B1 (en) | Transient gate tunneling current control | |
| JPH02188023A (ja) | 出力バッファ回路 | |
| JP3002036B2 (ja) | アナログ入力チャンネルの選択回路 | |
| JPH0254669B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |