JP2009193981A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】
回路内のMOSFETのチャネル長を調整し、チップ面積と遅延時間の増加を抑えつつ漏れ電流を削減することを特徴とする。回路内にある直列に接続された2つ以上の同一導電型のMOSFETのうち、大きなドレイン・ソース間電圧の絶対値|VDS|が加わるMOSFETのチャネル長を他のMOSFETのチャネル長よりも大きくすることによって、漏れ電流を削減する。
【選択図】図1
Description
これらの漏れ電流は、回路の動作時の消費電力を増やすだけでなく、回路の静止(待機)状態においても不要な電流を増加させ、とくに、電池を電源とするシステムで深刻な問題となっている。
Claims (4)
- n個(nは2以上の自然数)の直列接続された同一導電型MOSFETで構成される回路において、a番目(aは1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSa|、そのチャネル長をLa、b番目(bはaと異なる1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSb|、そのチャネル長をLbとし、|VDSa|>|VDSb|の関係にある少なくとも1つ以上のaとbの組合せについて、チャネル長をLa>Lbとすることを特徴とする半導体集積回路。
- 前記請求項1の特徴を有する直列接続された同一導電型MOSFETを含む同一の論理回路を2つ以上使用する半導体集積回路。
- 前記請求項1の特徴を有する直列接続された同一導電型MOSFETを含む論理回路において、最大の|VDSa|を有するMOSFETのチャネル長Laを他のMOSFETのチャネル長よりも大きくしたことを特徴とする半導体集積回路。
- 前記請求項3の特徴を有する直列接続された同一導電型MOSFETを含む同一の論理回路を2つ以上使用する半導体集積回路。
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- 2008-02-12 JP JP2008029896A patent/JP2009193981A/ja active Pending
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