JPH0268958A

JPH0268958A - Ｍｏｓ型半導体集積回路装置

Info

Publication number: JPH0268958A
Application number: JP63220762A
Authority: JP
Inventors: Hiroshi Furuta; 古田　博司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-09-03
Filing date: 1988-09-03
Publication date: 1990-03-08
Anticipated expiration: 2010-11-22
Also published as: JPH07109859B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＭＯ８型ＦＥＴを有する半導体集積回路装置
に関し、特に、直列接続されたＭＯＳＦＥＴを具備する
半導体集積回路装置に関する。

［従来の技術］０ＭＯ８−ＮＡＮＤ回路やＮＭＯ３−ＮＡＮＤ回路にお
いては、ゲート電極を入力端子とする複数のＮＭＯＳＦ
ＥＴの直列接続回路が用いられている。そして、この場
合、全てのＮＭＯＳＦＥＴは、それぞれが同一の機能を
果していることから同一の寸法に形成するのが普通であ
る。このことは、異なる機能のＦＥＴを直列に接続する
場合と対照的である。即ち１例えばＮＭＯＳインバータ
においては、一方が負荷抵抗であり他方がドライバであ
ることから、それぞれの寸法を異ならしめて、回路の出
力がローレベルであるときに、十分に低いレベルの出力
を次段に供給できるようにしている。しかしながら、Ｎ
ＡＮＤ回路における直列接続されたＦＥＴのように、そ
のソース・ドレインの接続点が、他の回路への入力を取
り出す出力点として用いられない場合には、それぞれの
ＭＯＳＦＥＴは、そのゲート電極の幅と長さとが同じ値
になるように設定されている。

第３図（ａ）には、このような従来技術の２人力ＣＭＯ
３ＮＡＮＤ回路の例が示されている。同図は従来技術の
平面図であり、第３図（ｂ）は、その等価回路図である
。第３図（ａ）において、１．２．３は、それぞれ、ソ
ース領域、ソース・ドレイン複合領域、トレイン領域を
構成するＮ＋拡散層、４．５．６は、それぞれ、ソース
領域、ドレイン領域、ソース領域を構成するＰ＋拡散層
７．８は、ポリシリコンで形成されたゲート電極であっ
て、これら各領域とゲート電極とによって、第１のＮＭ
Ｏ３ＦＥＴ　（トレイン領域寄りのＦＥＴ）ＴＮｌ、第
２のＮＭＯ３ＦＥＴ　（ソース領域寄りのＦＥＴ）ＴＮ
２および２つのＰＭＯ８ＦＥＴが形成されている。また
、同図において、Ｘ印は拡散領域またはポリシリコンと
配線とのコンタクトを表しており、この回路は、第３図
（ｂ）に示すように２人力ＮＡＮＤ回路を構成している
。そして、この例のようなソース・ドレイン複合領域か
ら出力を取り出さない回路においては、第３図（ａ）に
示されるように、ＴＮＩとＴＮ２とのゲート電極は同一
の寸法に形成される（例えば、Ｌｌ　＝Ｌ２　＝１　、
ＯＡｌｍ）、また、ゲート電極の幅Ｌ３は、この例では
１０μｍである。

［発明が解決しようとする問題点］上述した従来のＮＭＯ３ＦＥＴの直列接続回路では、ホ
ットキャリアによるストレスに起因してドレイン電極寄
りのＦＥＴの方が劣化が速いという問題が生じる。そこ
で、次に、２人力ＮＡＮＤ回路を例にとり、このホット
キャリアによるストレスについて説明する。

第３図（ａ）に図示された回路の入力ゲート■Ｎ１、Ｉ
Ｎ２に、第４図に図示された入力波形、即ち、振幅が５
Ｖで、ライズタイムおよびフォールタイムが５ｎｓであ
るパルスを印加するものとし、そのときのＴＮＩとＴＮ
２の動作軌跡を第５図に示す、第５図において、上方に
ある３本の曲線α、β、γは、ＴＮＩまたはＴＮ２にＤ
Ｃ電圧を印加して発生する基板電流の等電流線である。

ホットキャリアによるストレスは、曲線αにＦＥＴの動
作点が近づくほど大きい。

第５図でＩ、■は、ドレイン電極側ＭＯ３ＦＥＴＴＮ１
のＩＮＩをハイレベル（オン状Ｒ）にしておき、ＩＮ２
に後から入力を加えてＴＮ２をオンさせた場合の動作軌
跡であって、■は、ＴＮＩの、■はＴＮ２の動作軌跡で
ある。また、■、■は、ＩＮＩとＩＮ２に入力信号を同
時に印加（同時にオン、オフ）した場合であり、■は、
ＴＮｌの、そして■は、ＴＮ２の動作軌跡である。■、
■は、ＴＮ２のＩＮ２をハイレベルにしておき、ＴＮＩ
のＩＮＩに後から入力を加えてＴＮＩをオンさせた場合
のＴＮＩとＴＮ２との軌跡を示す。

また、■、■、■、■、■、■は、入力信号のライズ時
の軌跡であり、ダッシュを付けた所は、フォール時の軌
跡である。但し、■゛は、値が極めて小さいので図示さ
れていない。

この図で示した如く、直列接続したＦＥＴは、その動作
モードとその接続順により発生基板電流が異なるが、こ
の基板電流の大小関係を不等号で表すと、次のような関
係になる。

Ｖ＞Ｉ＞ｎ＞Ｉ＞ＩＶ＞ＶＩそして、ホットキャリアによるストレスは、基板電流に
よって見積もることができるから、ホットキャリアによ
るストレスも上記不等式の順に大きいことになる。

而して、基板電流の大きさは、また、ゲート長に対して
依存性を有する。その情況を第６図に示す、この図は、
ゲート長の変化に対する基板電流の変化を、ＴＮＩ、Ｔ
Ｎ２の両ＦＥＴを同時にオンさせた場合のＴＮＩの最大
基板電流を用いて表したものである。この図から明らか
なように、ゲート長を長くすることによって、発生基板
電流を減少させることができる。

［問題点を解決するための手段］本発明のＭＯ３型半導体集積回路は、複数のゲートを極
を挟んで形成されたＮ導電型のソース領域、他の回路に
接続されていないソース・ドレイン複合領域およびこの
回路の出力部となるＮ導電型トレイン領域とを具備する
半導体集積回路において、前記ドレイン領域に隣接した
ゲート電極のゲート長を前記ソース領域に隣接したゲー
ト電極のゲート長より長くしたものである。

［実施例コ次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の２人力ＣＭＯ３ＮＡＮＤ回路に関す
る実施例であって、第３図（ａ、）に図示した従来例の
部分と同一の部分には同一の番号が付されている。また
、この実施例の等価回路図は第３図（ｂ）に記載したも
のと変わるところはないので、改めて記載することはし
ない。そして、第１図に示す実施例は、Ｎ１拡散層１〜
３およびＰ＋拡散層４〜６を備え、これら拡散層に挟ま
れて、ポリシリコンからなるゲート電極７．８が形成さ
れている点は、従来例と変わるところはないが、このゲ
ート電極７．８の形状は、従来例のものとは異なってい
る。即ち、本実施例のものにおいてはドレイン領域とな
るＮ＋拡散層３に隣接した部分のゲート電極のゲート長
１．＋がり、＝１゜５μｍであるのに対し、ソース領域
となるＮ＋拡散層１に隣接した部分のゲート電極のゲー
ト長Ｌ２は、Ｌ２＝１．０μｍとなされている。このよ
うにすることによって、ドレイン領域寄りのＦＥＴ、Ｔ
ＮＩのホットキャリアによるストレスを緩和することが
できる。なお、２つのＦＥＴ、ＴＮｌとＴＮ２とのゲー
ト幅り、は、Ｌｉ＝１０μｍと同一の値に設定されてい
る。しかし、場合によってはＴＮｌ側のゲート幅の方を
大きくしてもよい次に、第２図（ａ）、（ｂ）を参照して本発明の他の実
施例を説明する。第２図（ａ）は、ＣＭＯＳインバータ
の例であって、第２図（ｂ）は、その等価回路図である
。この回路では、２つのＮＭＯＳＦＥＴは入力に対して
は並列に接続されているが、出力に対しては直列に接続
されており、これらのＦＥＴのゲート長Ｌ＋　、Ｌ２は
それぞれ１．５μｍ、１．０μｍとされている。この場
合には、２つのＮＭＯＳＦＥＴは常に同時にオンするの
で、第５図の■、■の軌跡を描き、ＴＮＩのストレスが
大きくなる動作モードであるが、ＴＮｌ側のゲート長を
長くすることにより、このＦＥＴのストレスを抑制する
ことができる。

以上の実施例はＣＭＯ８回路に関するものであったが、
本発明は、これに限定されることなく、ＮＭＯ３集積回
路にも適用することができる。また、以上の実施例では
、ドレイン寄りのＦＥＴのゲート長をソース寄りのＦＥ
Ｔのそれより５０％長くしていたが、この数値も限定的
なものではなく、例えば、２０％程度長くするものであ
ってもよい。

また直列接続されるＮＭＯＳＦＥＴは、２個に限定され
ることなく、３個以上であってもよい。

この場合、ドレイン電極寄りのＦＥＴが最も強くホット
キャリアによるストレスを受けるので、このＦＥＴのゲ
ート′：！Ｘ極のみを長くしてもよいが、ソース領域寄
りのＦＥＴを除いて他のＦＥＴのゲート電極のゲート長
を全て長く形成すれば、他のＦＥＴのストレスも緩和す
ることができる。

［発明の効果］以上説明したように、本発明は、直列に接続されたＮＭ
ＯＳＦＥＴのゲート電極のうち、ドレイン領域寄りのも
のをソース領域寄りのものより長くすることにより、プ
ロセスやチップサイズを変更することなく、ホットキャ
リアによる劣化を効果的に防止することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す平面図、第２図（ａ
＞は、本発明の・他の実施例の平面図、第２図（ｂ）は
、その等価回路図、第３図（ａ）、（ｂ）は、従来例の
平面図とその等価回路図、第４図は、入力波形図、第５
図は、ＮＭＯＳＦＥＴの動作軌跡図、第６図は、ゲート
長と基板電流の関係を示す図である。１〜３・・・Ｎ１拡散層、４〜６・・・Ｐ＋拡散層、７
〜９・・・ゲート電極、ＴＮｌ・・・第１のＮＭＯＳ　
Ｆ　ＥＴ（ドレイン領域寄りのＦＥＴ）、ＴＮ２・・・
第２のＮＭＯＳＦＥＴ　（ソース領域寄りのＦＥＴ）。

Claims

【特許請求の範囲】

　Ｎ導電型のドレイン領域と、少なくとも１個のＮ導電
型のソース・ドレイン複合領域と、Ｎ導電型のソース領
域と、前記ドレイン領域、ソース・ドレイン複合領域お
よびソース領域のそれぞれの間に形成されたゲート電極
とを具備し、前記ドレイン領域から出力をとり出すＭＯ
Ｓ型半導体集積回路装置において、前記ドレイン領域に
隣接したゲート電極のゲート長が前記ソース領域に隣接
したゲート電極のゲート長より長いことを特徴とするＭ
ＯＳ型半導体集積回路装置。