JPH0620127B2 - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
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- JPH0620127B2 JPH0620127B2 JP7233384A JP7233384A JPH0620127B2 JP H0620127 B2 JPH0620127 B2 JP H0620127B2 JP 7233384 A JP7233384 A JP 7233384A JP 7233384 A JP7233384 A JP 7233384A JP H0620127 B2 JPH0620127 B2 JP H0620127B2
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- Japan
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- thyristor
- layer
- section
- gate
- current
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- 238000010586 diagram Methods 0.000 description 5
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明はオン・オフ性能を改善したＧＴＯ（ゲートター
ンオフ）サイリスタに関する。
ンオフ）サイリスタに関する。
（従来技術と問題点） ゲート電流極性によつてオン・オフ制御可能にするＧＴ
Ｏサイリスタは、電力用ではターンオンさせるのに数ア
ンペアのゲート電流を外部ゲート回路が供給する必要が
あるし、ターンオフさせるのに負荷電流の２０程度の逆
電流を供給する必要がある。このため、ゲート回路は、
比較的大きな電流を早い立上りで供給できる能力が要求
され、複雑高価になる問題があつた。
Ｏサイリスタは、電力用ではターンオンさせるのに数ア
ンペアのゲート電流を外部ゲート回路が供給する必要が
あるし、ターンオフさせるのに負荷電流の２０程度の逆
電流を供給する必要がある。このため、ゲート回路は、
比較的大きな電流を早い立上りで供給できる能力が要求
され、複雑高価になる問題があつた。
また、従来の電力用ＧＴＯサイリスタはゲート逆電流で
大きな負荷電流をターンオフさせるよう幅の狭いスリツ
ト状のカソード領域を多数並列に構成する分割カソード
構造にしてそれぞれ並列動作させているが、ターンオフ
過程に均一動作を得るのを難しくして数個のカソード領
域に負荷電流集中が起り、結果的にターンオフ電流（可
制御電流）を大きくするのが困難となる。これは各カソ
ード領域の電流バランスを良くすることで解消される
が、大面積素子では均一に接合を作成するのが難しく、
歩留りも悪くする。
大きな負荷電流をターンオフさせるよう幅の狭いスリツ
ト状のカソード領域を多数並列に構成する分割カソード
構造にしてそれぞれ並列動作させているが、ターンオフ
過程に均一動作を得るのを難しくして数個のカソード領
域に負荷電流集中が起り、結果的にターンオフ電流（可
制御電流）を大きくするのが困難となる。これは各カソ
ード領域の電流バランスを良くすることで解消される
が、大面積素子では均一に接合を作成するのが難しく、
歩留りも悪くする。
ところで、ＧＴＯサイリスタのターンオフ方法として、
第１図に示す構成のものが提案されている。ＧＴＯサイ
リスタ１のカソード側に低圧のＦＥＴ２を接続し、ＦＥ
Ｔ２の出力側ＫとＧＴＯサイリスタ１のゲートＧ間にツ
エナーダイオード３を図示極性（オンゲート電流を阻止
する方向）に接続する。この構成でＧＴＯサイリスタ１
のオンと同時にＦＥＴ２もオンさせて負荷電流を流し、
ＧＴＯサイリスタ１のオフにはＦＥＴ２をオフさせて負
荷電流をツエナーダイオード３に流し、カソードからの
電子注入を無くしてオフ状態に移行させる。この方式の
ものは、カソード領域を分割するものでは依然として電
流バランスの問題が残り、ターンオフ電流を向上させる
のが難しい。
第１図に示す構成のものが提案されている。ＧＴＯサイ
リスタ１のカソード側に低圧のＦＥＴ２を接続し、ＦＥ
Ｔ２の出力側ＫとＧＴＯサイリスタ１のゲートＧ間にツ
エナーダイオード３を図示極性（オンゲート電流を阻止
する方向）に接続する。この構成でＧＴＯサイリスタ１
のオンと同時にＦＥＴ２もオンさせて負荷電流を流し、
ＧＴＯサイリスタ１のオフにはＦＥＴ２をオフさせて負
荷電流をツエナーダイオード３に流し、カソードからの
電子注入を無くしてオフ状態に移行させる。この方式の
ものは、カソード領域を分割するものでは依然として電
流バランスの問題が残り、ターンオフ電流を向上させる
のが難しい。
（発明の目的） 本発明の目的は、分割カソード構成にしながら電流バラ
ンスを確実にしてターンオフ電流の向上を図り、しかも
ゲート回路を簡単にするＧＴＯサイリスタを提供するに
ある。
ンスを確実にしてターンオフ電流の向上を図り、しかも
ゲート回路を簡単にするＧＴＯサイリスタを提供するに
ある。
（発明の概要） 本発明は、分割形成する各カソード領域に夫々ＭＯＳ型
ＦＥＴを構成し、このＦＥＴとサイリスタ部の直列接続
構造を１単位として必要個数並列接続したことを特徴と
する。
ＦＥＴを構成し、このＦＥＴとサイリスタ部の直列接続
構造を１単位として必要個数並列接続したことを特徴と
する。
（実施例） 第２図(A)及び第２図(B)は本発明の一実施例を示す１単
位の断面図と上面図である。同一ウエハ上に分割形成さ
れる１単位のＧＴＯサイリスタ４は、Ｐ１層５，Ｎ１層
６，Ｐ２層７，Ｎ２層８の４層３接合からなるＧＴＯサ
イリスタ部と、Ｎ２層８の表面上に形成したＰ３層９の
表面にＮ３層10，Ｎ４層11を形成しＮ３Ｐ３Ｎ４の対向
する接合表面層に酸化膜12を設けて該酸化膜12上に電極
13を接続して構成するＦＥＴ部とからなる。Ｎ２層８の
表面とＮ３層10の表面にまたがつて電極14を設け、Ｐ２
層７の表面にゲート電極15を設け、Ｎ４層11の表面にカ
ソード電極16を設け、これら電極は低抵抗接続される。
また電極15，16間にはウエハに対して１つのツエナーダ
イオード３が外部接続される。
位の断面図と上面図である。同一ウエハ上に分割形成さ
れる１単位のＧＴＯサイリスタ４は、Ｐ１層５，Ｎ１層
６，Ｐ２層７，Ｎ２層８の４層３接合からなるＧＴＯサ
イリスタ部と、Ｎ２層８の表面上に形成したＰ３層９の
表面にＮ３層10，Ｎ４層11を形成しＮ３Ｐ３Ｎ４の対向
する接合表面層に酸化膜12を設けて該酸化膜12上に電極
13を接続して構成するＦＥＴ部とからなる。Ｎ２層８の
表面とＮ３層10の表面にまたがつて電極14を設け、Ｐ２
層７の表面にゲート電極15を設け、Ｎ４層11の表面にカ
ソード電極16を設け、これら電極は低抵抗接続される。
また電極15，16間にはウエハに対して１つのツエナーダ
イオード３が外部接続される。
こうした構成において、アノード電極Ａとカソード電極
Ｋ（16）間に電圧印加した状態でゲート電極13，15に正
の電圧を印加すると、ＧＴＯサイリスタ部が点弧しかつ
Ｎ３Ｐ３Ｎ４からなるＦＥＴ部も点弧する。この結果、
負荷電流が矢印17２で示すうにＰ１Ｎ１Ｐ２Ｎ２のＧＴ
Ｏサイリスタ部から電極14を通つてＦＥＴ部に流込み、
ＦＥＴ部を通つてカソード電極16，カソードＫ端子に流
れる。この状態で電極15を介してＧＴＯサイリスタ部に
流すオンゲート電流をしや断しても負荷電流は流れ続け
るが、ＦＥＴ部のゲート電極13の電圧をオフにすると酸
化膜12を介してＰ３層９の酸化膜下部に形成されていた
チヤネルが除去される結果ＦＥＴ部の電流がオフ状態に
なる。このため、経路17で流れていた負荷電流はＰ２層
７から電極15→ツエナーダイオード３の経路18に移行
し、ツエナーダイオード３をオンさせて流れる。従つ
て、ＦＥＴ部の耐圧はツエナーダイオード３の動作電圧
以上必要とするが、線路18の電流によつてＰ１Ｎ１Ｐ２
Ｎ２のＧＴＯサイリスタ部が阻止状態に移行し、回路電
圧をＮ１Ｐ２の接合で阻止するためＦＥＴ部の耐圧は数
ボルト以上で良く、ツエナーダイオード３の動作電圧も
数ボルト以下で良い。
Ｋ（16）間に電圧印加した状態でゲート電極13，15に正
の電圧を印加すると、ＧＴＯサイリスタ部が点弧しかつ
Ｎ３Ｐ３Ｎ４からなるＦＥＴ部も点弧する。この結果、
負荷電流が矢印17２で示すうにＰ１Ｎ１Ｐ２Ｎ２のＧＴ
Ｏサイリスタ部から電極14を通つてＦＥＴ部に流込み、
ＦＥＴ部を通つてカソード電極16，カソードＫ端子に流
れる。この状態で電極15を介してＧＴＯサイリスタ部に
流すオンゲート電流をしや断しても負荷電流は流れ続け
るが、ＦＥＴ部のゲート電極13の電圧をオフにすると酸
化膜12を介してＰ３層９の酸化膜下部に形成されていた
チヤネルが除去される結果ＦＥＴ部の電流がオフ状態に
なる。このため、経路17で流れていた負荷電流はＰ２層
７から電極15→ツエナーダイオード３の経路18に移行
し、ツエナーダイオード３をオンさせて流れる。従つ
て、ＦＥＴ部の耐圧はツエナーダイオード３の動作電圧
以上必要とするが、線路18の電流によつてＰ１Ｎ１Ｐ２
Ｎ２のＧＴＯサイリスタ部が阻止状態に移行し、回路電
圧をＮ１Ｐ２の接合で阻止するためＦＥＴ部の耐圧は数
ボルト以上で良く、ツエナーダイオード３の動作電圧も
数ボルト以下で良い。
第３図は本発明の他の実施例を示す等価回路図であり、
構造は第４図(A)〜(C)に示す。本実施例はＧＴＯサイリ
スタ部１のオンゲート電流を減らす構造にしたもので、
サイリスタ部１のアノードとゲート間にＦＥＴ19を接続
し、ＦＥＴ19と２を共通ゲート電極Ｇとしてその電圧印
加により面ＦＥＴを導通させることでサイリスタ部１に
はアノードからオンゲート電流を供給する。逆に、共通
ゲートＧの電圧除去によつてＦＥＴ２，19をオフさせ、
前述の実施例と同様にターンオフさせる。
構造は第４図(A)〜(C)に示す。本実施例はＧＴＯサイリ
スタ部１のオンゲート電流を減らす構造にしたもので、
サイリスタ部１のアノードとゲート間にＦＥＴ19を接続
し、ＦＥＴ19と２を共通ゲート電極Ｇとしてその電圧印
加により面ＦＥＴを導通させることでサイリスタ部１に
はアノードからオンゲート電流を供給する。逆に、共通
ゲートＧの電圧除去によつてＦＥＴ２，19をオフさせ、
前述の実施例と同様にターンオフさせる。
第４図(A)〜(C)が第２図(A)，(B)と異なる部分は、サイ
リスタ部の順耐圧接合Ｎ１Ｐ２，カソード接合Ｐ２Ｎ２
が夫々ウエハ表面に形成され、Ｎ１Ｐ２Ｎ２部の接合表
面21，24上には酸化膜22及びゲート電極23が形成され、
この部分でＦＥＴ部19が構成される点にある。なお、Ｐ
２層７内には低抵抗埋込ゲート層Ｐ２ ++20が配置され、
サイリスタ部のオフ動作即ち第４図(B)に示すようにツ
エナーダイオード３の接続が埋込部になされてＧＴＯサ
イリスタ部の内部キヤリアを掃引する効果が持たれる。
Ｐ２ ++層20からの端子取出し構造は第４図(C)に示すよ
うにＮ５層25を形成し、この表面にゲート電極26が接続
されている。
リスタ部の順耐圧接合Ｎ１Ｐ２，カソード接合Ｐ２Ｎ２
が夫々ウエハ表面に形成され、Ｎ１Ｐ２Ｎ２部の接合表
面21，24上には酸化膜22及びゲート電極23が形成され、
この部分でＦＥＴ部19が構成される点にある。なお、Ｐ
２層７内には低抵抗埋込ゲート層Ｐ２ ++20が配置され、
サイリスタ部のオフ動作即ち第４図(B)に示すようにツ
エナーダイオード３の接続が埋込部になされてＧＴＯサ
イリスタ部の内部キヤリアを掃引する効果が持たれる。
Ｐ２ ++層20からの端子取出し構造は第４図(C)に示すよ
うにＮ５層25を形成し、この表面にゲート電極26が接続
されている。
本実施例における素子製造方法は第５図(A)〜(G)に示
す。Ｎ形シリコン基板にボロンを選択的に拡散して
Ｐ１，Ｐ２層を形成し（第５図Ａ）、このＰ２層表面に
高濃度ボロン層Ｐ２ ++を作る（第５図Ｂ）。続いて、こ
の表面に高抵抗Ｎ層をエピタキシヤル成長させ（第５図
Ｃ）、エピタキシヤル層表面から再度ボロンを拡散し
（第５図Ｄ）、次いでリンを拡散してＮ２層を作り（第
５図Ｅ）、再度ボロンを拡散してＰ３層を作り（第５図
Ｆ）、このＰ３層部分にリンを選択拡散してＮ３，Ｎ４
層を作る（第５図Ｇ）。なお、Ｎ５層25はＮ２層工程
（第５図Ｅ）に同時に拡散形成する。また、酸化膜，電
極形成は通常の拡散製造工程と同じである。
す。Ｎ形シリコン基板にボロンを選択的に拡散して
Ｐ１，Ｐ２層を形成し（第５図Ａ）、このＰ２層表面に
高濃度ボロン層Ｐ２ ++を作る（第５図Ｂ）。続いて、こ
の表面に高抵抗Ｎ層をエピタキシヤル成長させ（第５図
Ｃ）、エピタキシヤル層表面から再度ボロンを拡散し
（第５図Ｄ）、次いでリンを拡散してＮ２層を作り（第
５図Ｅ）、再度ボロンを拡散してＰ３層を作り（第５図
Ｆ）、このＰ３層部分にリンを選択拡散してＮ３，Ｎ４
層を作る（第５図Ｇ）。なお、Ｎ５層25はＮ２層工程
（第５図Ｅ）に同時に拡散形成する。また、酸化膜，電
極形成は通常の拡散製造工程と同じである。
なお、第４図(A)〜(C)に示すものは前述の実施例と同様
にウエハ上に複数個並列構成される。但し、順耐圧接合
Ｎ１Ｐ２の接合表面21の周辺長が長くなつて耐圧維持が
製造歩留り上で難しくなるときには第６図に示すように
構成する。即ち、第１図のものと第３図のものを複合形
成し、第３図構成の１つの構成部40で残りの第１図構成
の並列構成部50にオンゲート電流を供給するように構成
する。
にウエハ上に複数個並列構成される。但し、順耐圧接合
Ｎ１Ｐ２の接合表面21の周辺長が長くなつて耐圧維持が
製造歩留り上で難しくなるときには第６図に示すように
構成する。即ち、第１図のものと第３図のものを複合形
成し、第３図構成の１つの構成部40で残りの第１図構成
の並列構成部50にオンゲート電流を供給するように構成
する。
（発明の効果） 本発明によれば、Ｐ１Ｎ１Ｐ２Ｎ２層からなるサイリス
タ部のカソードＮ２層表面上にＭＯＳ型ＦＥＴ部を形成
し、サイリスタ部とＦＥＴ部の直列接続体を１単位とし
て同一ウエハ上に複数個並列構成するため、ターンオフ
動作にツエナーダイオードによる阻止状態移行になつて
各サイリスタ部のターンオフ動作をバランスさせて一部
サイリスタ部に電流集中するのを無くし、結果的にター
ンオフ電流（可制御電流）を向上できる。
タ部のカソードＮ２層表面上にＭＯＳ型ＦＥＴ部を形成
し、サイリスタ部とＦＥＴ部の直列接続体を１単位とし
て同一ウエハ上に複数個並列構成するため、ターンオフ
動作にツエナーダイオードによる阻止状態移行になつて
各サイリスタ部のターンオフ動作をバランスさせて一部
サイリスタ部に電流集中するのを無くし、結果的にター
ンオフ電流（可制御電流）を向上できる。
また、ターンオフ制御にはオンゲート電流をしや断して
ＦＥＴ部の電圧制御で済むことから、ゲート回路の電流
容量，立上り要求が軽減されて小型，低コストのもので
済む。さらに、サイリスタ部のゲート電流を第２のＦＥ
Ｔ部19でアノードから供給する構成にすることでゲート
制御が一層簡単になる。また、第２のＦＥＴ部を持つ１
単位のサイリスタ部を残りの並列接続サイリスタ部のゲ
ート電流源とすることで順耐圧接合Ｎ１Ｐ２の接合表面
を短くして製造歩留りを向上できる。
ＦＥＴ部の電圧制御で済むことから、ゲート回路の電流
容量，立上り要求が軽減されて小型，低コストのもので
済む。さらに、サイリスタ部のゲート電流を第２のＦＥ
Ｔ部19でアノードから供給する構成にすることでゲート
制御が一層簡単になる。また、第２のＦＥＴ部を持つ１
単位のサイリスタ部を残りの並列接続サイリスタ部のゲ
ート電流源とすることで順耐圧接合Ｎ１Ｐ２の接合表面
を短くして製造歩留りを向上できる。
録１図はＧＴＯサイリスタのターンオフ回路例を示す
図、第２図(A)及び第２図(B)は本発明の一実施例を示す
断面図及び上面図、第３図は本発明の他の実施例を説明
するための等価回路図、第４図(A)，第４図(B)及び第４
図(C)は本発明の他の実施例を示す断面図，上面図及び
側面図、第５図(A)，第５図(B)，第５図(C)，第５図
(D)，第５図(E)，第５図(F)及び第５図(G)は第４図(A)
に示す素子の製造工程図、第６図は本発明の他の実施例
を示す等価回路図である。 ５……Ｐ１層、６……Ｎ１層、７……Ｐ２層、８……Ｎ
２層、９……Ｐ３層、10……Ｎ３層、11……Ｎ４層、1
2，22……酸化膜、13，14，15，16，23，26……電極、2
0……Ｐ２ ++層、21……Ｎ１Ｐ２接合面、25……Ｎ
５層。
図、第２図(A)及び第２図(B)は本発明の一実施例を示す
断面図及び上面図、第３図は本発明の他の実施例を説明
するための等価回路図、第４図(A)，第４図(B)及び第４
図(C)は本発明の他の実施例を示す断面図，上面図及び
側面図、第５図(A)，第５図(B)，第５図(C)，第５図
(D)，第５図(E)，第５図(F)及び第５図(G)は第４図(A)
に示す素子の製造工程図、第６図は本発明の他の実施例
を示す等価回路図である。 ５……Ｐ１層、６……Ｎ１層、７……Ｐ２層、８……Ｎ
２層、９……Ｐ３層、10……Ｎ３層、11……Ｎ４層、1
2，22……酸化膜、13，14，15，16，23，26……電極、2
0……Ｐ２ ++層、21……Ｎ１Ｐ２接合面、25……Ｎ
５層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/725 Ｄ 9383−5Ｊ 17/73
Claims (3)
- 【請求項１】Ｐ１Ｎ１Ｐ２Ｎ２の４層３接合を有するサ
イリスタ部と該Ｎ２カソード層表面上一部にＮ３Ｐ３Ｎ
４層からなるＭＯＳ型ＦＥＴ部を構成しかつ該サイリス
タ部とＦＥＴ部を直列接続し、このサイリスタ部とＦＥ
Ｔ部の直列接続体を１単位として同一ウエハ上に複数個
並列接続で形成し、各サイリスタ部のゲート電極と各Ｆ
ＥＴ部を介したカソード電極間に共通にツエナーダイオ
ードを接続した構成を特徴とするＧＴＯサイリスタ。 - 【請求項２】上記サイリスタ部のＰ１アノード層とＰ２
ゲート層間にＰ１Ｎ１Ｐ２層からなる第２のＭＯＳ型Ｆ
ＥＴ部を形成し、該ＦＥＴ部でサイリスタ部のオンゲー
ト電流を制御する構成にした特許請求の範囲第１項記載
のＧＴＯサイリスタ。 - 【請求項３】上記第２のＭＯＳ型ＦＥＴ部を持つ１単位
で残りのサイリスタ部のオンゲート電流を制御する構成
にした特許請求の範囲第２項記載のＧＴＯのサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233384A JPH0620127B2 (ja) | 1984-04-11 | 1984-04-11 | Ｇｔｏサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233384A JPH0620127B2 (ja) | 1984-04-11 | 1984-04-11 | Ｇｔｏサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214566A JPS60214566A (ja) | 1985-10-26 |
| JPH0620127B2 true JPH0620127B2 (ja) | 1994-03-16 |
Family
ID=13486254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233384A Expired - Lifetime JPH0620127B2 (ja) | 1984-04-11 | 1984-04-11 | Ｇｔｏサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620127B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112061B2 (ja) * | 1986-03-11 | 1995-11-29 | 株式会社東芝 | ゲ−トタ−ンオフサイリスタ |
| JPH0345011A (ja) * | 1989-07-13 | 1991-02-26 | Nippon Inter Electronics Corp | 複合半導体装置およびスイッチング回路 |
| JPH0345012A (ja) * | 1989-07-13 | 1991-02-26 | Nippon Inter Electronics Corp | 複合半導体装置およびスイッチング回路 |
| GB2243021A (en) * | 1990-04-09 | 1991-10-16 | Philips Electronic Associated | Mos- gated thyristor |
| JP2579378B2 (ja) * | 1990-04-12 | 1997-02-05 | 三菱電機株式会社 | 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置 |
-
1984
- 1984-04-11 JP JP7233384A patent/JPH0620127B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60214566A (ja) | 1985-10-26 |
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