JPH0345012A - 複合半導体装置およびスイッチング回路 - Google Patents
複合半導体装置およびスイッチング回路Info
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- JPH0345012A JPH0345012A JP1181315A JP18131589A JPH0345012A JP H0345012 A JPH0345012 A JP H0345012A JP 1181315 A JP1181315 A JP 1181315A JP 18131589 A JP18131589 A JP 18131589A JP H0345012 A JPH0345012 A JP H0345012A
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- turn
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 230000005669 field effect Effects 0.000 claims abstract description 78
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- 238000000605 extraction Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
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Landscapes
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、大電力を高速度でスイッチングする複合半導
体装置ならびにスイッチング回路に関する。
体装置ならびにスイッチング回路に関する。
［従来の技術］
一般的に、大電力をスイッチングするには電力用のバイ
ポーラトランジスタ、サイリスタ、ゲートターンオフサ
イリスタが利用されているが、高速スイッチングには限
界がある。
ポーラトランジスタ、サイリスタ、ゲートターンオフサ
イリスタが利用されているが、高速スイッチングには限
界がある。
一方、高速スイッチングには電界効果トランジスタが優
れているが高電圧にやや不利で、前者にも後者にも一長
一短がある。
れているが高電圧にやや不利で、前者にも後者にも一長
一短がある。
また、平成元年電気学会全国大会講演論文集第５分冊５
．７−１９ページ以下に記載された論文ｒＳ、７−６
バイポーラ形デバイス・ＭＯ３形デバイスのモジュー
ル技術による複合化」に、各種素子の特性の長所を複合
させたハイモス型（Ｂｉ−！ｌｌ０３）素子が提案され
ている。
．７−１９ページ以下に記載された論文ｒＳ、７−６
バイポーラ形デバイス・ＭＯ３形デバイスのモジュー
ル技術による複合化」に、各種素子の特性の長所を複合
させたハイモス型（Ｂｉ−！ｌｌ０３）素子が提案され
ている。
提案されているバイモス（Ｂｉ−ＭＯＳ）型素子は電界
効果トランジスタとバイポーラトランジスタとの組み合
せである。
効果トランジスタとバイポーラトランジスタとの組み合
せである。
［発明が解決しようとする課題］
しかしながら、前記論文に提案されているバイモス（Ｂ
ｉ−ＭＯＳ）型素子は電界効果トランジスタとバイポー
ラトランジスタとの組み合せであり、サイリスタのよう
な容量がなく、高耐圧・大電流の複合素子は得られてい
なかった。
ｉ−ＭＯＳ）型素子は電界効果トランジスタとバイポー
ラトランジスタとの組み合せであり、サイリスタのよう
な容量がなく、高耐圧・大電流の複合素子は得られてい
なかった。
そして、前記論文のバイポーラトランジスタを単にサイ
リスタに置き換えても、サイリスタを含む複合素子のタ
ーンオンおよびターンオフさせるための回路が大型化し
たり２１回路が複雑化したりして容易には行かないとい
う問題点があった（実公昭６３−４１８３６号公報参照
）。
リスタに置き換えても、サイリスタを含む複合素子のタ
ーンオンおよびターンオフさせるための回路が大型化し
たり２１回路が複雑化したりして容易には行かないとい
う問題点があった（実公昭６３−４１８３６号公報参照
）。
本発明は、このような従来の問題点に着目してなされた
もので、サイリスタを含むバイモス（Ｂｉ−ＭＯＳ）型
素子において、簡単な構成で高耐圧、大電流化を図った
ものを提供するとともに、電源駆動のための小型化、簡
素化を図ったスイッチング回路を提供することを目的と
している。
もので、サイリスタを含むバイモス（Ｂｉ−ＭＯＳ）型
素子において、簡単な構成で高耐圧、大電流化を図った
ものを提供するとともに、電源駆動のための小型化、簡
素化を図ったスイッチング回路を提供することを目的と
している。
［課題を解決するための手段］
かかる目的を達成するための本発明の要旨とするところ
は、 １ 大電力を高速度でスイッチングするためのスイッチ
ング回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードに、電界効果ト
ランジスタのドレインを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より少なくとも数倍高い順方向電圧な有
する引き抜き用のダイオードまたは、電界効果トランジ
スタのオン電圧より数倍高いツェナー電圧を有するツェ
ナーダイオードを介挿し、前記ゲートターンオフサイリ
スタのアノードと電界効果トランジスタのソースとに電
源および負荷を接続する主端子を設け、前記電界効果ト
ランジスタのゲートにスイッチング駆動端子を設け。
は、 １ 大電力を高速度でスイッチングするためのスイッチ
ング回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードに、電界効果ト
ランジスタのドレインを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より少なくとも数倍高い順方向電圧な有
する引き抜き用のダイオードまたは、電界効果トランジ
スタのオン電圧より数倍高いツェナー電圧を有するツェ
ナーダイオードを介挿し、前記ゲートターンオフサイリ
スタのアノードと電界効果トランジスタのソースとに電
源および負荷を接続する主端子を設け、前記電界効果ト
ランジスタのゲートにスイッチング駆動端子を設け。
前記ダイオードに接続するターンオン用直流電源の接続
端子を設け、 該接続端子と前記ゲートターンオフサイリスタのゲート
との間に前記電界効果トランジスタと同期してスイッチ
動作するスイッチング素子を介挿し、各端子を外装させ
て各要素を封止したことを特徴とする複合半導体装Ｎ。
端子を設け、 該接続端子と前記ゲートターンオフサイリスタのゲート
との間に前記電界効果トランジスタと同期してスイッチ
動作するスイッチング素子を介挿し、各端子を外装させ
て各要素を封止したことを特徴とする複合半導体装Ｎ。
２ ターンオン用直流電源の接続端子とゲートターンオ
フサイリスタのゲートとの間に介挿したスイッチング素
子は第２の電界効果トランジスタである１項記載の複合
半導体装置。
フサイリスタのゲートとの間に介挿したスイッチング素
子は第２の電界効果トランジスタである１項記載の複合
半導体装置。
３ 大電力を高速度でスイッチングするためのスイッチ
ング回路において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より数倍高い順方向電圧のダイオードま
たは、電界効果トランジスタのオン電圧より数倍高いツ
ェナー電圧を有するツェナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続し、前
記電界効果トランジスタのゲートに制御駆動入力を接続
し、 前記ダイオードの両端（、ゲートターンオフサイリスタ
のゲート側を正極、電界効果トランジスタのソース側を
負極とした。前記ダイオードの順方向電圧または前記ツ
ェナー電圧より高い電圧のターンオン用直流電源を接続
し、 前記ターンオン用直流電源の正極接続用の接続端子と前
記ゲートターンオフサイリスタのゲートとの間に前記電
界効果トランジスタと同期してスイッチ動作するスイッ
チング素子を介挿したことを特徴とするスイッチング回
路。
ング回路において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より数倍高い順方向電圧のダイオードま
たは、電界効果トランジスタのオン電圧より数倍高いツ
ェナー電圧を有するツェナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続し、前
記電界効果トランジスタのゲートに制御駆動入力を接続
し、 前記ダイオードの両端（、ゲートターンオフサイリスタ
のゲート側を正極、電界効果トランジスタのソース側を
負極とした。前記ダイオードの順方向電圧または前記ツ
ェナー電圧より高い電圧のターンオン用直流電源を接続
し、 前記ターンオン用直流電源の正極接続用の接続端子と前
記ゲートターンオフサイリスタのゲートとの間に前記電
界効果トランジスタと同期してスイッチ動作するスイッ
チング素子を介挿したことを特徴とするスイッチング回
路。
４ 前記電界効果トランジスタと同期してスイッチ動作
するスイッチング素子を電界効果トランジスタとし、該
電界効果トランジスタのソースを前記ゲートターンオフ
サイリスタのゲートに接続する一方、ドレインを前記タ
ーンオン用直流電源の正極に接続し、該ドレインと前記
ゲートターンオフサイリスタに接続したぜ電界効果トラ
ンジスタのソースとの間にコンデンサを介挿したことを
特徴とする３項記載のスイッチング回路に存する。
するスイッチング素子を電界効果トランジスタとし、該
電界効果トランジスタのソースを前記ゲートターンオフ
サイリスタのゲートに接続する一方、ドレインを前記タ
ーンオン用直流電源の正極に接続し、該ドレインと前記
ゲートターンオフサイリスタに接続したぜ電界効果トラ
ンジスタのソースとの間にコンデンサを介挿したことを
特徴とする３項記載のスイッチング回路に存する。
複合半導体装置は、主端子を介してゲートターンオフサ
イリスタのアノードと電界効果トランジスタのソースと
に電源および負荷を接続し、電界効果トランジスタのゲ
ートのスイッチング駆動端子にスイッチング駆動回路を
接続し、ダイオードの内端にターンオン用直流電源を接
続して使用する。
イリスタのアノードと電界効果トランジスタのソースと
に電源および負荷を接続し、電界効果トランジスタのゲ
ートのスイッチング駆動端子にスイッチング駆動回路を
接続し、ダイオードの内端にターンオン用直流電源を接
続して使用する。
複合半導体装置をターンオンさせるには、スイッチング
駆動回路から電界効果トランジスタのゲートに駆動電圧
を印加して電界効果トランジスタをオンする。
駆動回路から電界効果トランジスタのゲートに駆動電圧
を印加して電界効果トランジスタをオンする。
上記電界効果トランジスタがオンになるのに同期してタ
ーンオン用直流電源の接続端子とゲートターンオフサイ
リスタのゲートとの間に介挿したスイッチング素子もオ
ンになる。このスイッチング素子が第２の電界効果トラ
ンジスタである場合は、前記駆動電圧を同時に第２の電
界効果トランジスタのゲートに印加し同期してオンにな
る。
ーンオン用直流電源の接続端子とゲートターンオフサイ
リスタのゲートとの間に介挿したスイッチング素子もオ
ンになる。このスイッチング素子が第２の電界効果トラ
ンジスタである場合は、前記駆動電圧を同時に第２の電
界効果トランジスタのゲートに印加し同期してオンにな
る。
これにより、ターンオン用直流電源の子種からスイッチ
ング素子〜ゲートターンオフサイリスタのゲートルカソ
ードルミ界効果トランジスタのドレイン〜ソース〜ター
ンオン用直流電源の一極とが閉回路を形成し、ゲートタ
ーンオフサイリスタのゲート〜カソード間が順バイアス
されてゲートターンオフサイリスタがターンオンする。
ング素子〜ゲートターンオフサイリスタのゲートルカソ
ードルミ界効果トランジスタのドレイン〜ソース〜ター
ンオン用直流電源の一極とが閉回路を形成し、ゲートタ
ーンオフサイリスタのゲート〜カソード間が順バイアス
されてゲートターンオフサイリスタがターンオンする。
ところでターンオフ状態にあるとき、ターンオン用直流
電源の接続端子とゲートターンオフサイリスタのゲート
との間に介挿したスイッチング素子はターンオン用直流
電源とダイオードおよびゲートターンオフサイリスタの
ゲートとを遮断しており、ターンオン用直流電源の電圧
を相当に高くしてもダイオードに電流が流れることがな
い。
電源の接続端子とゲートターンオフサイリスタのゲート
との間に介挿したスイッチング素子はターンオン用直流
電源とダイオードおよびゲートターンオフサイリスタの
ゲートとを遮断しており、ターンオン用直流電源の電圧
を相当に高くしてもダイオードに電流が流れることがな
い。
したがって、ターンオン動作時にのゲートターンオフサ
イリスタのゲートに流れ込む電流を大きくすることがで
き、ターンオン時間が小さくできる。
イリスタのゲートに流れ込む電流を大きくすることがで
き、ターンオン時間が小さくできる。
ターンオンすると、ゲートターンオフサイリスタのアノ
−ドルカソードルミ界効果トランジスタのドレイン−ソ
ースと主電流が流れて電源から負荷に電力が供給される
。
−ドルカソードルミ界効果トランジスタのドレイン−ソ
ースと主電流が流れて電源から負荷に電力が供給される
。
次に、複合半導体装置をターンオフさせるには、スイッ
チング駆動回路から電界効果トランジスタのゲートに印
加していた駆動電圧を停止して電界効果トランジスタを
オフにする。
チング駆動回路から電界効果トランジスタのゲートに印
加していた駆動電圧を停止して電界効果トランジスタを
オフにする。
この電界効果トランジス゛りのオフ動作に連動してター
ンオン用直流電源の接続端子とゲートターンオフサイリ
スタのゲートとの間に介挿したスイッチング素子もオフ
になる。このスイッチング素子が第２の電界効果トラン
ジスタである場合は、前記駆動電圧がゲートに印加しな
くなり、第２の電界効果トランジスタは同期してオフに
なる。
ンオン用直流電源の接続端子とゲートターンオフサイリ
スタのゲートとの間に介挿したスイッチング素子もオフ
になる。このスイッチング素子が第２の電界効果トラン
ジスタである場合は、前記駆動電圧がゲートに印加しな
くなり、第２の電界効果トランジスタは同期してオフに
なる。
ゲートターンオフサイリスタのアノードから電界効果ト
ランジスタのソースへと流れていた主電流は電界効果ト
ランジスタのドレイン〜ソース間がオフして流れること
ができなくなる。
ランジスタのソースへと流れていた主電流は電界効果ト
ランジスタのドレイン〜ソース間がオフして流れること
ができなくなる。
このため主電流は、ゲートターンオフサイリスタのアノ
−ドルゲートルダイオードまたはツェナーダイオードを
流れ、主電流がゲートから引き抜かれてゲートターンオ
フサイリスタがターンオフする。すなわち、主電流が断
たれて複合半導体装置がオフする。
−ドルゲートルダイオードまたはツェナーダイオードを
流れ、主電流がゲートから引き抜かれてゲートターンオ
フサイリスタがターンオフする。すなわち、主電流が断
たれて複合半導体装置がオフする。
本願複合半導体装置を利用し、あるいはソリッドステー
トリレーに応用しても、前記と同様に、スイッチング駆
動回路から電界効果トランジスタのゲートに駆動電圧を
印加したり停止することにより電界効果トランジスタを
オン、オフさせ、それによりゲートターンオフサイリス
タをターンオン、オフさせることにより直流電源をオン
、オフ制御することができる。
トリレーに応用しても、前記と同様に、スイッチング駆
動回路から電界効果トランジスタのゲートに駆動電圧を
印加したり停止することにより電界効果トランジスタを
オン、オフさせ、それによりゲートターンオフサイリス
タをターンオン、オフさせることにより直流電源をオン
、オフ制御することができる。
電源なスイッチング制御するに際し、主電源電圧は電界
効果トランジスタとゲートターンオフサイリスタによっ
て分圧されるため、電界効果トランジスタだけでは受は
得ない高電圧の電源電圧を制御可ス七であり、オン、オ
フの切換時間は高速の電界効果トランジスタに依ること
となって高速なスイッチングスピードとなる。
効果トランジスタとゲートターンオフサイリスタによっ
て分圧されるため、電界効果トランジスタだけでは受は
得ない高電圧の電源電圧を制御可ス七であり、オン、オ
フの切換時間は高速の電界効果トランジスタに依ること
となって高速なスイッチングスピードとなる。
かつ、ゲートターンオフサイリスタがターンオフする時
はゲートから主電流のバイパスとして引き抜かれるので
、この電流が大きいのでターンオフ時間は顕著に短縮さ
れる。
はゲートから主電流のバイパスとして引き抜かれるので
、この電流が大きいのでターンオフ時間は顕著に短縮さ
れる。
［実施例コ
以下１図面に基づき本発明の一実施例を説明する。
第１図は本発明の一実施例を示している。
複合半導体４／ｃ置Ｃ３は、高耐圧・大電流化な図るた
めのゲートターンオフサイリスタ（以下ＧＴＯと称する
。）と、高速化のための電界効果トランジスタ（以下Ｍ
Ｏ３Ｆ Ｅ Ｔと称する。）Ｑｌとを直列としたカスコ
ードＢｉ−ＭＯ３を主体としている。
めのゲートターンオフサイリスタ（以下ＧＴＯと称する
。）と、高速化のための電界効果トランジスタ（以下Ｍ
Ｏ３Ｆ Ｅ Ｔと称する。）Ｑｌとを直列としたカスコ
ードＢｉ−ＭＯ３を主体としている。
ＧＴＯのカソードにと ＭＯ３ＦＥＴＱＩのドレインＤ
、とが接続され、ＧＴＯのアノードＡと ＭＯ３ＦＥＴ
ＱＩのソースＳ１とには主電源ＰＳおよび負荷りが接続
される主端子ＴＩ、Ｔ２か設けられ、ＭＯ５Ｆ Ｅ Ｔ
Ｑ １のゲートＧにスイッチング駆動回路Ｂを接続す
るスイッチング駆動端子Ｔ３が設けられている。
、とが接続され、ＧＴＯのアノードＡと ＭＯ３ＦＥＴ
ＱＩのソースＳ１とには主電源ＰＳおよび負荷りが接続
される主端子ＴＩ、Ｔ２か設けられ、ＭＯ５Ｆ Ｅ Ｔ
Ｑ １のゲートＧにスイッチング駆動回路Ｂを接続す
るスイッチング駆動端子Ｔ３が設けられている。
ＧＴＯのゲートＧ。とＭＯ３ＦＥＴＱＩのソースＳｌと
の間に、ＧＴＯのゲートＧ０にアノード側を接続し、
ＭＯ５ＦＥＴＱＩのソースＳ１側にカソード側を接続し
て複数個の直列接続された主電流引き抜き用のダイオー
ドＤか接続されている。
の間に、ＧＴＯのゲートＧ０にアノード側を接続し、
ＭＯ５ＦＥＴＱＩのソースＳ１側にカソード側を接続し
て複数個の直列接続された主電流引き抜き用のダイオー
ドＤか接続されている。
引き抜き用のダイオードＤの両端にはターンオン用直流
電源Ｅのｖｉ続端子Ｔ４．Ｔ５が設けられている。接続
端子Ｔ５は主端子Ｔ２と同電位であって共用することが
できる。
電源Ｅのｖｉ続端子Ｔ４．Ｔ５が設けられている。接続
端子Ｔ５は主端子Ｔ２と同電位であって共用することが
できる。
接続端子Ｔ４とＧＴＯのゲートＧ。との間に論０３ＦＥ
ＴＱＩと同期してスイッチ動作するスイッチング素子と
して第２の電界効果トランジスタ（ＭＯＳＦＥＴ）Ｑ２
が介挿されている。
ＴＱＩと同期してスイッチ動作するスイッチング素子と
して第２の電界効果トランジスタ（ＭＯＳＦＥＴ）Ｑ２
が介挿されている。
ＭＯ３ＦＥＴＱ２のソースＳ２はＧＴＯのゲートＧ０に
接続され、ドレインＤ２は接続端子Ｔ４に接続され、ゲ
ートＧ、はスイッチング駆動回路Ｂを接続するスイッチ
ング駆動端子Ｔ３に接続されている。
接続され、ドレインＤ２は接続端子Ｔ４に接続され、ゲ
ートＧ、はスイッチング駆動回路Ｂを接続するスイッチ
ング駆動端子Ｔ３に接続されている。
第１図において破線内のＧ Ｔ Ｏ、ＭＯ３Ｆ Ｅ Ｔ
Ｑｌ、ＭＯ３ＦＥＴＱ２．引き抜き用のダイオードＤの
各素子が複合半導体装置Ｃ８を構威し、各素子は放熱板
上に載置された絶縁基板にチップとして搭載され、内部
リードによって結線され外部端子として主端子ＴＩ、Ｔ
２．スイッチング駆動端子Ｔ３．ターンオン用直流電源
Ｅの接続端子Ｔ４．Ｔ５を設け、５端子構造にして封止
される。
Ｑｌ、ＭＯ３ＦＥＴＱ２．引き抜き用のダイオードＤの
各素子が複合半導体装置Ｃ８を構威し、各素子は放熱板
上に載置された絶縁基板にチップとして搭載され、内部
リードによって結線され外部端子として主端子ＴＩ、Ｔ
２．スイッチング駆動端子Ｔ３．ターンオン用直流電源
Ｅの接続端子Ｔ４．Ｔ５を設け、５端子構造にして封止
される。
なお、主端子Ｔ２とターンオン用直流電源Ｅの接続端子
Ｔ５とを共用化して４端子構造としてもよい。
Ｔ５とを共用化して４端子構造としてもよい。
直列接続した引き抜き用のダイオードＤの順方向ｉｔ圧
ＶｒＬＪ、 ＭＱＳＦＥＴＱＩのターンオン電圧ｖｏよ
りも高くなるようにしてあり、引き抜き用のダイオード
Ｄは所定の順方向電圧になるよう適当個数を直列接続し
である。実施例ではｖｎｓが略０ 、 Ｔ Ｖ 、 Ｖ
Ｆを略５ｖとしたので、ダイオードは４〜５個を接続
しである。
ＶｒＬＪ、 ＭＱＳＦＥＴＱＩのターンオン電圧ｖｏよ
りも高くなるようにしてあり、引き抜き用のダイオード
Ｄは所定の順方向電圧になるよう適当個数を直列接続し
である。実施例ではｖｎｓが略０ 、 Ｔ Ｖ 、 Ｖ
Ｆを略５ｖとしたので、ダイオードは４〜５個を接続
しである。
ターンオン用直流電源Ｅの接続端子Ｔ４゜Ｔ５間に接続
するターンオン用直流電源Ｅの電圧７区は上記のｖ２よ
りも低くてもよいが、むしろ充分に高くしてＧＴＯをタ
ーンオンさせるときにハイゲートドライブにより高速が
得られるようにするほうがよい。
するターンオン用直流電源Ｅの電圧７区は上記のｖ２よ
りも低くてもよいが、むしろ充分に高くしてＧＴＯをタ
ーンオンさせるときにハイゲートドライブにより高速が
得られるようにするほうがよい。
接続端子Ｔ４．Ｔ５間にコンデンサＣを接続する。この
コンデンサＣは後述するターンオフ動作時に有効である
。
コンデンサＣは後述するターンオフ動作時に有効である
。
次に複合半導体装置Ｃ３の動作を説明する。
複合半導体装置Ｃ５には、主電源ＰＳおよび負荷りを主
端子Ｔｌ、Ｔ２に接続し、 ＭＱＳＦＥＴＱＩのゲー
トＧに設けたスイッチング駆動端子Ｔ３にスイッチング
駆動回路Ｂを接続し、さらに、接続端子Ｔ４．ＴＳ間に
ターンオン用直流電源Ｅを接続して動作させる。
端子Ｔｌ、Ｔ２に接続し、 ＭＱＳＦＥＴＱＩのゲー
トＧに設けたスイッチング駆動端子Ｔ３にスイッチング
駆動回路Ｂを接続し、さらに、接続端子Ｔ４．ＴＳ間に
ターンオン用直流電源Ｅを接続して動作させる。
複合半導体装置Ｃ８をターンオンさせるにはＭＱＳＦＥ
ＴＱＩのゲートＧ、にスイッチング駆動回路Ｂから駆動
電圧を印加してｌｌｌ０５ＦＥＴＱＩをオンにしてドレ
インＤＩとソースＳ１とを導通させる。同時にＭＯ３Ｆ
ＥＴＱ２のゲートＧ２にも駆動電圧が印加してドレイン
Ｄ２とソースＳ、とが導通する。
ＴＱＩのゲートＧ、にスイッチング駆動回路Ｂから駆動
電圧を印加してｌｌｌ０５ＦＥＴＱＩをオンにしてドレ
インＤＩとソースＳ１とを導通させる。同時にＭＯ３Ｆ
ＥＴＱ２のゲートＧ２にも駆動電圧が印加してドレイン
Ｄ２とソースＳ、とが導通する。
これにより、ターンオン用直流電源Ｅによってターンオ
ン用直流電源Ｅの子種→端子Ｔ４→１ｉｏｓＦＥＴＱ２
のドレインＤ２→ソースＳ２→ＧＴＯのゲートＧ。→カ
ッー）’に＋１ＩＯ３ＦＥＴＱＩのドレインＤ１→ソー
スＳ１→端子Ｔ５→ターンオン用直流電源Ｅの一極の閉
回路が形成され、ＧＴＯのゲートＧ。とカソードに間は
順バイアスされＧＴＯがターンオンする。
ン用直流電源Ｅの子種→端子Ｔ４→１ｉｏｓＦＥＴＱ２
のドレインＤ２→ソースＳ２→ＧＴＯのゲートＧ。→カ
ッー）’に＋１ＩＯ３ＦＥＴＱＩのドレインＤ１→ソー
スＳ１→端子Ｔ５→ターンオン用直流電源Ｅの一極の閉
回路が形成され、ＧＴＯのゲートＧ。とカソードに間は
順バイアスされＧＴＯがターンオンする。
主電源ＰＳからの主電流■。は、主端子Ｔｌ→ＧＴＯの
アノードＡ→カソードに＋ＭＯ３ＦＥＴＱＩのドレイン
Ｄ、→ソースＳ□→主端子Ｔ２と流れ、主電源ＰＳから
負荷りに電力が供給される。
アノードＡ→カソードに＋ＭＯ３ＦＥＴＱＩのドレイン
Ｄ、→ソースＳ□→主端子Ｔ２と流れ、主電源ＰＳから
負荷りに電力が供給される。
ここで電源Ｅの電圧ｖ２とダイオードのｖｌの関係が、
Ｖ、＜Ｖｔであると、電源ＥからダイオードＤにも分流
するが、ターンオン初期においては、ダイオードの接続
線部のインダクタンスによって、ダイオード側に流れる
電流は少なく、はとんどＧＴＯの００へ流入する。した
がってｖ２を高くしてＧＴＯをハイゲートドライブでき
る。
Ｖ、＜Ｖｔであると、電源ＥからダイオードＤにも分流
するが、ターンオン初期においては、ダイオードの接続
線部のインダクタンスによって、ダイオード側に流れる
電流は少なく、はとんどＧＴＯの００へ流入する。した
がってｖ２を高くしてＧＴＯをハイゲートドライブでき
る。
次にこの複合半導体装置Ｃ８のＴＩ、Ｔ２間に流れてい
る主電流をオフさせる場合の動作について説明する。
る主電流をオフさせる場合の動作について説明する。
先ず、スイッチング駆動回路Ｂから ＭＱＳＦＥＴＱＩ
のゲートＧ、に印加されている駆動電圧を停止すると一
０３ＦＥＴＱＩのドレインＤ、とソース８８間はオフと
なるとともに、 ＭＯ３ＦＥＴＱ２のドレインＤ、とソ
ースＳ２との間もオフになり、ターンオン用直ｙｔｖ源
ＥがＧＴＯのゲートＧ。から鳶断される。
のゲートＧ、に印加されている駆動電圧を停止すると一
０３ＦＥＴＱＩのドレインＤ、とソース８８間はオフと
なるとともに、 ＭＯ３ＦＥＴＱ２のドレインＤ、とソ
ースＳ２との間もオフになり、ターンオン用直ｙｔｖ源
ＥがＧＴＯのゲートＧ。から鳶断される。
すると、 ＭＯ３ＦＥＴＱＩを介して主端子ＴＩ。
Ｔ２間に流れていた主電流は適所され、主電流はゲート
へバイパスし、電流Ｉ、となって主端子Ｔｌ→ＧＴＯの
アノードＡ→ゲートＧ０→引き抜き用のダイオードＤ→
ｌｌｌ０３Ｆ Ｅ Ｔ Ｑ ｌのソースＳ□→主端子
Ｔ２と流れ、主電流がＧＴＯのゲートＧ。から引抜かれ
、ＧＴＯはターンオフする。
へバイパスし、電流Ｉ、となって主端子Ｔｌ→ＧＴＯの
アノードＡ→ゲートＧ０→引き抜き用のダイオードＤ→
ｌｌｌ０３Ｆ Ｅ Ｔ Ｑ ｌのソースＳ□→主端子
Ｔ２と流れ、主電流がＧＴＯのゲートＧ。から引抜かれ
、ＧＴＯはターンオフする。
主端子Ｔｌ、Ｔ２間はオフされ負荷りへの電力は停止さ
れる。
れる。
ＧＴＯをターンオフさせるときのゲート引抜き電流は従
来の通常の場合は主電流の数分の−であるのに、この複
合半導体装置ＣＳでは１００％引抜くので、ターンオフ
時間は著しく短い。
来の通常の場合は主電流の数分の−であるのに、この複
合半導体装置ＣＳでは１００％引抜くので、ターンオフ
時間は著しく短い。
また、ダイオードにバイパスされた主電流によって引き
抜き用のダイオードＤのアノード・カソード間には順方
向電圧が発生し、 ＭＯ３ＦＥＴＱＩのドレインＤ、
とソースＳ８間には破線で示すように寄生のダイオード
が内包されているのて、ＧＴＯのゲートＧ。とカソード
に間にはこの順方向電圧分の逆バイアス電圧が印加され
たのと等価になる。
抜き用のダイオードＤのアノード・カソード間には順方
向電圧が発生し、 ＭＯ３ＦＥＴＱＩのドレインＤ、
とソースＳ８間には破線で示すように寄生のダイオード
が内包されているのて、ＧＴＯのゲートＧ。とカソード
に間にはこの順方向電圧分の逆バイアス電圧が印加され
たのと等価になる。
一方、ゲート引き抜き電流Ｉ、は、ダイオードＤに流れ
ると同時にＭＯ３ＦＥＴＱ２に内包されている寄生のダ
イオードを介してコンデンサＣへも流入する。これによ
ってターンオフ初期に発生する跳ねあがり電圧を吸収し
てくれるので、ダイオードＤには異状な電圧が印加され
ることはない。
ると同時にＭＯ３ＦＥＴＱ２に内包されている寄生のダ
イオードを介してコンデンサＣへも流入する。これによ
ってターンオフ初期に発生する跳ねあがり電圧を吸収し
てくれるので、ダイオードＤには異状な電圧が印加され
ることはない。
以上のようにＭＯ３ＦＥＴＱＩのゲートＧ、に印加され
ている駆動電圧を！Ｉｒ接するだけで、ＧＴＯかターン
オフし、主端子ＴＩ、Ｔ２間はオフする。
ている駆動電圧を！Ｉｒ接するだけで、ＧＴＯかターン
オフし、主端子ＴＩ、Ｔ２間はオフする。
ターンオン用直流電源Ｅの電圧は、−０８ＦＥＴＱ２が
オンのときＧＴＯのゲートＧ。ヘオン信号を供給するの
で、高い方がＧＴＯのターンオン動作を早くすることが
できる。しかし、ダイオードの順電圧よりも高くすると
、直流電源Ｅのオン電流がダイオードへも若干分流する
が、前述した理由によりターンオン初期にはＧＴＯへの
ゲート電流が増加可能となり、いわゆるハイゲー）−ド
ライブとなりターンオン動作が早くなる。
オンのときＧＴＯのゲートＧ。ヘオン信号を供給するの
で、高い方がＧＴＯのターンオン動作を早くすることが
できる。しかし、ダイオードの順電圧よりも高くすると
、直流電源Ｅのオン電流がダイオードへも若干分流する
が、前述した理由によりターンオン初期にはＧＴＯへの
ゲート電流が増加可能となり、いわゆるハイゲー）−ド
ライブとなりターンオン動作が早くなる。
ターンオン用直流電源Ｅはｌ１ｌＯ３Ｆ Ｅ Ｔ Ｑ
２がオフのときは複合半導体装置Ｃ８への電流流入が無
く、したがって、この電圧を限度はあるが、ダイオード
Ｄの順電圧よりも高く任意に設定可能となり、ＧＴＯの
ゲートＧ。に充分なゲート電流を流して高速化を図るこ
とができる。
２がオフのときは複合半導体装置Ｃ８への電流流入が無
く、したがって、この電圧を限度はあるが、ダイオード
Ｄの順電圧よりも高く任意に設定可能となり、ＧＴＯの
ゲートＧ。に充分なゲート電流を流して高速化を図るこ
とができる。
ＭＯ５ＦＥＴＱ２が無い場合はわずかであるが、ダイオ
ードＤを通して微少電流が流れてしまうので上記のよう
にして高速化を図ることはできない。
ードＤを通して微少電流が流れてしまうので上記のよう
にして高速化を図ることはできない。
なお、引き抜き用のダイオードＤを、ツェナーダイオー
ドに置き換えることか可能であり、その場合、ツェナー
ダイオードのツェナー電圧は引き抜き用のダイオードＤ
の場合と同様に約５ｖ位のものを使用することによって
ＭＯ３Ｆ Ｅ Ｔ Ｑ ｌのオン電圧ＶＯＳよりも高く
設定する。
ドに置き換えることか可能であり、その場合、ツェナー
ダイオードのツェナー電圧は引き抜き用のダイオードＤ
の場合と同様に約５ｖ位のものを使用することによって
ＭＯ３Ｆ Ｅ Ｔ Ｑ ｌのオン電圧ＶＯＳよりも高く
設定する。
また、ターンオン用直流電源の接続端子とゲートターン
オフサイリスタのゲートとの間に介挿したスイッチング
素子はバイポーラトランジスタ、サイリスタ等でもよい
。
オフサイリスタのゲートとの間に介挿したスイッチング
素子はバイポーラトランジスタ、サイリスタ等でもよい
。
なお、前記実施例は、図において破線枠内の複合半導体
装置として述べてきたが、複合半導体装置による。ある
いはソリッドステートリレーとして本願技術はスイッチ
ング回路に本発明の思想を実現することができる。
装置として述べてきたが、複合半導体装置による。ある
いはソリッドステートリレーとして本願技術はスイッチ
ング回路に本発明の思想を実現することができる。
すなわち、複合半導体装置の構成および動作については
すでに述べたとおりである。この複合半導体装置の端子
Ｔ４，７５間にターンオン用直流電源Ｅを接続するとス
イッチング回路として構成される。
すでに述べたとおりである。この複合半導体装置の端子
Ｔ４，７５間にターンオン用直流電源Ｅを接続するとス
イッチング回路として構成される。
［発明の効果］
本発明に係る複合半導体装置およびスイッチング回路に
よれば。
よれば。
■、主電源電圧はＧＴＯと一０３Ｆ Ｅ Ｔによって分
圧されるため、 ＭＯＳＦＥＴたけでは不可能な高電圧
の主電源にも対応することができる。
圧されるため、 ＭＯＳＦＥＴたけでは不可能な高電圧
の主電源にも対応することができる。
■、 ＭＯ５Ｆ Ｅ Ｔに主電流を流して制御するよ
うにしたので、ＧＴＯと共働する大容量のＭＯＳＦＥＴ
によって高速のスイッチングを行なうことができる。
うにしたので、ＧＴＯと共働する大容量のＭＯＳＦＥＴ
によって高速のスイッチングを行なうことができる。
■、ＧＴＯがターンオフする時にゲートから引抜かれる
電流は主電流のバイパスとなるので、主電流と同じであ
り、ＧＴＯをターンオフさせるときのゲート引抜き電流
か従来の通常の場合は主電流の数分の−であるのに１本
願の場合は１００％弓抜くので、ターンオフ時間は著し
く短縮され、スイッチングスピードは早い。
電流は主電流のバイパスとなるので、主電流と同じであ
り、ＧＴＯをターンオフさせるときのゲート引抜き電流
か従来の通常の場合は主電流の数分の−であるのに１本
願の場合は１００％弓抜くので、ターンオフ時間は著し
く短縮され、スイッチングスピードは早い。
■、ＧＴＯのスイッチング駆動回路はカソードとゲート
間を順バイアスするとき（ターンオン）と逆バイアス（
ターンオ）〉するときと両極性の電源を包含しなければ
ならないが本発明の場合は一極性の直流電源のみで動作
させることができ、回路構成が簡略化される。
間を順バイアスするとき（ターンオン）と逆バイアス（
ターンオ）〉するときと両極性の電源を包含しなければ
ならないが本発明の場合は一極性の直流電源のみで動作
させることができ、回路構成が簡略化される。
■、主電流を断接する電界効果トランジスタに加え、Ｇ
ＴＯのゲートに電流を流入させてターンオンさせるター
ンオン用直流電源を該ゲートから断接するスイッチング
素子を設けたから、ターンオン用直流電源の電圧を高く
してもダイオードに電流か漏れることがなく、電圧を高
くしてターンオン時間を短縮して高速化することかでき
る。
ＴＯのゲートに電流を流入させてターンオンさせるター
ンオン用直流電源を該ゲートから断接するスイッチング
素子を設けたから、ターンオン用直流電源の電圧を高く
してもダイオードに電流か漏れることがなく、電圧を高
くしてターンオン時間を短縮して高速化することかでき
る。
第１図は本発明の一実施例に係る複合半導体装置を示す
回路図である。 ＣＳ・・・複合半導体装置 ＧＴＯ・・・ゲートターンオフサイリスタＱｌ・・・電
界効果トランジスタ Ｑ２・・・第２の電界効果トランジスタＤ・・・引き抜
き用のダイオード Ｅ・・・ターンオン用直流電源
回路図である。 ＣＳ・・・複合半導体装置 ＧＴＯ・・・ゲートターンオフサイリスタＱｌ・・・電
界効果トランジスタ Ｑ２・・・第２の電界効果トランジスタＤ・・・引き抜
き用のダイオード Ｅ・・・ターンオン用直流電源
Claims (1)
- 【特許請求の範囲】 １ 大電力を高速度でスイッチングするためのスイッチ
ング回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードに、電界効果ト
ランジスタのドレインを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より少なくとも数倍高い順方向電圧を有
する引き抜き用のダイオードまたは、電界効果トランジ
スタのオン電圧より数倍高いツェナー電圧を有するツェ
ナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続する主
端子を設け、前記電界効果トランジスタのゲートにスイ
ッチング駆動端子を設け、前記ダイオードに接続するタ
ーンオン用直流電源の接続端子を設け、 該接続端子と前記ゲートターンオフサイリスタのゲート
との間に前記電界効果トランジスタと同期してスイッチ
動作するスイッチング素子を介挿し、各端子を外装させ
て各要素を封止したことを特徴とする複合半導体装置。 ２ ターンオン用直流電源の接続端子とゲートターンオ
フサイリスタのゲートとの間に介挿したスイッチング素
子は第２の電界効果トランジスタである請求項１記載の
複合半導体装置。 ３ 大電力を高速度でスイッチングするためのスイッチ
ング回路において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より数倍高い順方向電圧のダイオードま
たは、電界効果トランジスタのオン電圧より数倍高いツ
ェナー電圧を有するツェナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続し、前
記電界効果トランジスタのゲートに制御駆動入力を接続
し、 前記ダイオードの両端に、ゲートターンオフサイリスタ
のゲート側を正極、電界効果トランジスタのソース側を
負極とした、前記ダイオードの順方向電圧または前記ツ
ェナー電圧より高い電圧のターンオン用直流電源を接続
し、 前記ターンオン用直流電源の正極接続用の接続端子と前
記ゲートターンオフサイリスタのゲートとの間に前記電
界効果トランジスタと同期してスイッチ動作するスイッ
チング素子を介挿したことを特徴とするスイッチング回
路。 ４ 前記電界効果トランジスタと同期してスイッチ動作
するスイッチング素子を電界効果トランジスタとし、該
電界効果トランジスタのソースを前記ゲートターンオフ
サイリスタのゲートに接続する一方、ドレインを前記タ
ーンオン用直流電源の正極に接続し、該ドレインと前記
ゲートターンオフサイリスタに接続したぜ電界効果トラ
ンジスタのソースとの間にコンデンサを介挿したことを
特徴とする請求項３記載のスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181315A JPH0345012A (ja) | 1989-07-13 | 1989-07-13 | 複合半導体装置およびスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181315A JPH0345012A (ja) | 1989-07-13 | 1989-07-13 | 複合半導体装置およびスイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0345012A true JPH0345012A (ja) | 1991-02-26 |
Family
ID=16098532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181315A Pending JPH0345012A (ja) | 1989-07-13 | 1989-07-13 | 複合半導体装置およびスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0345012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5464575A (en) * | 1990-01-04 | 1995-11-07 | Automobiles Peugeot | Method and device for producing a seal containing an insert, at the periphery of a glass pane, and glass pane obtained |
| US10461728B2 (en) | 2016-01-24 | 2019-10-29 | Qiaoshi Guo | Semi-controllable device driving method and apparatus, and hybrid device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914356A (ja) * | 1982-07-16 | 1984-01-25 | Internatl Rectifier Corp Japan Ltd | ゲ−トタ−ンオフサイリスタのゲ−ト制御装置 |
| JPS5970179A (ja) * | 1982-10-13 | 1984-04-20 | Internatl Rectifier Corp Japan Ltd | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
| JPS60214566A (ja) * | 1984-04-11 | 1985-10-26 | Meidensha Electric Mfg Co Ltd | Ｇｔｏサイリスタ |
| JPS63181376A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-07-13 JP JP1181315A patent/JPH0345012A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914356A (ja) * | 1982-07-16 | 1984-01-25 | Internatl Rectifier Corp Japan Ltd | ゲ−トタ−ンオフサイリスタのゲ−ト制御装置 |
| JPS5970179A (ja) * | 1982-10-13 | 1984-04-20 | Internatl Rectifier Corp Japan Ltd | ゲ−トタ−ンオフサイリスタのゲ−ト駆動回路 |
| JPS60214566A (ja) * | 1984-04-11 | 1985-10-26 | Meidensha Electric Mfg Co Ltd | Ｇｔｏサイリスタ |
| JPS63181376A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5464575A (en) * | 1990-01-04 | 1995-11-07 | Automobiles Peugeot | Method and device for producing a seal containing an insert, at the periphery of a glass pane, and glass pane obtained |
| US10461728B2 (en) | 2016-01-24 | 2019-10-29 | Qiaoshi Guo | Semi-controllable device driving method and apparatus, and hybrid device |
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