JPS62132422A

JPS62132422A - ソリツドステ−トリレ−回路

Info

Publication number: JPS62132422A
Application number: JP60273920A
Authority: JP
Inventors: Shigeki Kobayashi; 重喜小林; Kenji Ogawa; 小川　憲治
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-04
Filing date: 1985-12-04
Publication date: 1987-06-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ソリッ、トステートＩＪレー回路に保わり特
に、ソリッドステートリレー回路の高速化に適［また放
電回路に関する。

〔彷来の技術〕

位来捷で、この種のｌ効沫型トランジスタ（以下ＭＯ８
Ｉｉ”ＥＴ）を出力素子としたノリッドステートリレー
は、第３図に示されているように、入力端子１から印加
された電圧により、発光ダイオード２を点灯させ、この
発生した光によりフォトダイオードを直列に接続した光
起電力素子群３の両端に、光起電力が発生する。この出
力素子であるＭＯＳＦＥＴ４のゲート電極５及びバック
ゲート電極６に、この光起電力による所定電圧が印加さ
れると、ＭＯＳＦＥＴ４がオンして、その出力端子７に
接続さｈた図示していない負荷回路を閉じることになる
。抵抗体８Ｆｉ、発光ダイオード２が消灯したとき、光
起電力素子群３から電圧が発生しなくなった場合、すみ
やかにＭＯＳＦＥＴ４のゲート電極５、及びバックゲー
ト市、極６の間に蓄積さｈ７１ｃ電荷が放電されるよう
に放電経路全形成するものであり、こねによりＭＯ８Ｆ
Ｅ’ｌ’４け、オフして、出力端子７に接続さｈた負荷
回路はト１放さねることになる。以上が、この種のＭＯ
ＳＦＥＴを出力素子とした最も基本的なソリッドステー
トリレーの構成例であるが、辿常は実使用に而１えるよ
う、放雷回路を中心に改良がｔｌどこされている。この
ような実際のソリッドステートリレーの構成例として第
４図を用いて説明する。

上記第３図に示しまた従来例の場合と同様、入力端子１
に印加さｔ１′ｆＣ電圧により発生ダイオード２が点灯
しこの発生し７た光により、光起電力素子群３に起電力
が発生し２）この起電力による電圧が、逆直列に接続さ
れたエンハンスメント形ＤＭＯ８ＦＥＴ９のゲー）１１
極５及びソース電極１０間に印加さｈ、１）ＭＯＳＦＥ
Ｔ９がオンして、ドレイン電極１１に接続されている出
力端子７に接続された負荷回路が閉じられる。一方、ゲ
ー）１ｒｉｊｉ５と、ソース電極１０に接続された、デ
ィプレッション形ＭＯ８ＦＥＴ　１３は、光起電力素子
群１４から発生する光起電力による電圧がゲート１２に
印加されるため、オフ状態となり、出力用のエンハンス
メント形ＤＭＯ８ＦＥＴ９の、ゲート電極５及び、ソー
ス電極１０のインピーダンスが非常に高くなり、光起電
力素子群３で発生した電圧がそのまｉ損失を生じないで
印加さねるため第３図に示されている従来例のように抵
抗３が接続されている場合に比べ、出力用のエンハンス
メント形ＤＭ０８ＦＥＴ９が、オンするのに要する時間
が短縮される。一方入力端子１に印加される電圧がなく
なり１発光ダイオード２が消灯した場合、光起電力素子
群３．１４から発生する電圧は低下する。この時、光起
電力素子群１４の端子間に接続された抵抗８により、デ
ィプレッション形Ｍ０８ＦＥＴＩ　３のゲート部分に蓄
積されていた電荷が放電され、ディプレッション形ＭＯ
８ＦＥＴ１３がオンする。これにより出力用のＤＭＯ８
ＦＥＴ９のゲート５の部分の電荷が放電さｔＩＤＭＯ８
ＦＥＴ９がオフし、負荷回路が開かれる。ディプレッジ
１ン形ＭＯ８ＦＥＴ１３のオン抵抗は、第３図における
、敵軍用抵抗８に比べ大幅に小さいためＤＭ０８ＦＥＴ
９がオフするのに要する時間も短縮される。

〔発明か解決し７ようとする問題点〕以上述べてきたように、この種のソリッドステートリレ
ーは、徐々に実用化されてきているものの、以下に詳述
する神々の欠点を有している。

ます、第４図の構成例において放電用の素子としてディ
プレッジ１ノ形ＭＯ８ＦＥＴを用いた場合には、入力端
子１に、電圧が印加されていない状態では、光起電力素
子１４に電圧が発生していないため、ディプレッジ習ン
形ＭＯ８ＦＥＴ１３はオンしていることから、この状態
で、入力端子ｌＫ１１圧が印加され光起電力素子群３．
１４に起動が発生するとディプレッジ萱ン形Ｍ　Ｏ８Ｆ
　ＥＴ１３がオフ状態のため光起電力素子群３の電圧は
急速に立ち上がることができない、すなわち光起電力素
子群】４は抵抗８に電流を流しながらディプレッション
形ＭＯ８ＦＥＴ　１３のゲート１２に電荷を蓄積［２て
ゆく。ディプレッション形Ｍ０８ＦＥＴ１３のゲート１
２Ｆｉ構造上コンデンサーの一方の電極となっているの
で、光起電力素子１４け、　１ｆｆ荷をゲート１２に蓄
積【７ながらゲートのコンデンサー容量と光起電力素子
群１４の内部抵抗及び抵抗８で定まる時定数によりゲー
）１２の７圧を上昇させる。従って、光起電力素子１４
の電圧がディプレッジ１ン形ＭＯ８ＦＥ’ｉ”１３のス
レッシュホールド電圧を越えて、ディプレッション形Ｍ
Ｏ８ＦＥＴ１３がオフするまでに相当時間を要し、出力
用ＤＭＯ８ＦＥＴ９はディプレッジ。

ン形ＭＯ８ＦＥＴ１３のオフ後にオンするので、光起電
力の発生から出力用ＤＭＯ８９０反転までに和尚の遅延
が生ずる。また、出力用ＤＭＯ８ＦＦ、Ｔ９がオフする
際にも同様に、ディプレッジ。

ン形に１０８ＦＥＴのゲート部分に蓄積されている１ヒ
、荷が抵抗８を通じて放電され、スレツシニホールド１
圧以下にならなければ、ディプレッジロン形ＭＯ８ＦＥ
Ｔ１３がオンしないため、やはり遅延が生ずる。従って
、第３図の構成例では、本質的に動作の遅延を生ずる安
置が存在するため高速化には、限界があった。さらに付
言すると、抵抗８は、上記のように、出力用ＤＭ０８Ｆ
ＥＴ９のオン時間を速くするためには、高抵抗であるこ
とが望まし２＜、逆に、オフ時間を速くするためには、
低抵抗であることが必要となり、抵抗８に対して矛盾し
た要求が存在する。このため、結局オン時間の短縮もオ
フ時間の短縮も共に十分果せない中間的な抵抗値となら
ざるを得すディプレッション形ＭＯ８ＦＥＴ１３を設け
たにもかかわらず該ディプレッション形ＭＯ８ＦＥＴ１
３の反転遅延により十分の高速化が図れなかった。

以上の問題点のほかに、第４図の構成ではディプレッシ
ョン形ＭＯ８ＦＥＴを駆動するためにだけ、光起電力素
子群１４を必要とし、出力用ＤＭ０８ＦＥＴ９の駆動の
ためには、直接は、役立たないため、第３図の構成に比
べ、光起電力素子が余分に必要となりコスト高の要因と
なるという欠点もあった。

〔問題点を解決するための手段〕

本発明は、発光状態と消光状態とに切換わる発光手段と
、発光手段が発光状態のとき光起電力に基づく所定電圧
をアノード電極とカソード電極との間に発生させる光起
電力手段と、前記アノード電極と前記カソード電極とに
それぞれ接続された第１電極と第２電極とを有する電界
効果型トランジスタを含み第１１［ｆ極と第２電極との
間に前記所定電圧が印加されると出力を反転させるスイ
ッチ手段と、前記第１電極と前記第２電極との間に設け
られる放電経路手段とを有するソリッドステートリレー
回路において、前記放電経路手段を、ベースが前記光起
電力手段のアノード電極に接続され前記第１電極と前記
第２電極との間にエミッタとコレクタとを介する電流通
路を形成可能なバイポーラトランジスタと、前記光起電
力手段のアノード電極から前記第１電極への電流のみ許
容する整流手段と、前記光起電力手段のアノード電極と
カソード電極との間に配設された抵抗体とを含んで構成
し、発光手段が消光状態から発光状態に切換ったとき、
バイポーラトランジスタのベース・エミッタ間電圧は略
ＯＶなのでバイポーラトランジスタはオフ状態を維持す
ることからスイッチ手段は光起電力手段で発生する所定
電圧に基づき直ちに反転１２）一方、発光状態から消光
状態への切換わりに際し、では、整流手段がエミッタに
おける所定電圧を維持する間に抵抗体が放雷経路として
機能［２）ベース・エミッタ間の１圧差を増加させ、バ
イポーラトランジスタをオンさせるのでスイッチ手段が
急速に再反転するようにしたことを要旨とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図である。

入力端子１に印加された電圧により、発光ダイオード２
が点灯し、この発光ダイオード２で発生した光により光
起電、力素子群３．１４に起電力が発生する。本発明に
おいては第４図の場合におけるディプレッジ、ン形ＭＯ
８ＦＥＴ１３の代りにＰＮＰ型バイポーラトランジスタ
１５を用いているため光起電、力素子群３．１４が点灯
した当初の状態においてはＰＮＰ）ランジスタ１５がオ
フ状態でありその抵抗値は極めて高いため光起電力素子
群３で発生した起電力による電荷は略損失を生じること
なくダイオード１６を介し７て出力用エンハンスメント
型ＤＭＯ８Ｂ’ＥＴ９のゲート５に印加さねる。−力覚
起電力素子群１４で発生した電荷もダイオード１７を介
して同様にゲート５に印加されるためゲート５における
電圧は急速に立ち上がる。

さらに、本回路においては、光起電力素子群３及び光起
電力素子群１４の出力がダイオード１６゜１７によって
それぞれ分離されているため、次のような効果を得るこ
とができる。すなわち、このようなソリッドステートリ
レーにおいては高速スイッチング動作が実用上非常に重
要であり、そのために、光起電力素子群３．１４の可流
供給卵力を向上させれば、ゲート５における電圧の立ち
止りを加速することができ、高速動作が可能となる。

しかしながら、電流供給能力を向上させるにはチップ面
積のうち光起電力素子群の占める割合が増大し、好１１
．＜ない。このような問題の解決策として、光起電力素
子群の発生電圧を低下させる方法がある。すなわち光起
電力素子群からの発生電圧を出力用Ｄ〜１０８　Ｆ　Ｅ
　Ｔ　９のスレッシュホールド電圧に可及的に近づけら
れれば光起電力素子群におけるダイオード数を減少させ
ることができ同一チップ面積でもより多くの電流を取り
出すことができる。しかし、このような場合、光起電力
素子群の発生電圧とＤＭ０８ＦＥＴ９のスレッシュホー
ルド電圧との間に余裕がないので製造上のバラツキある
いは外部からのノイズ等により誤動作などの問題が生じ
る。従って、かかる誤動作を防止ｆるうえてスレッシュ
ホールド電圧よりはある程度高めの電圧になるように光
起電力素子の発生電圧を選ばなければならない。本実施
例においては、光起電力素子群１４を発生電圧が高く、
電流値が小ないもの。光起電力素子群３を、発生電圧が
低く、電流値の多いもので構成することによりより高速
で動作Ｆ％かつ光起電力素子群３．１４がチップ面積上
に占める割合を小さくすることができる。すなわち出力
用ＤＭＯ８ＦＥＴ９のゲート５のスレッシュホールド電
圧までは、主に光起電力素子群３により、抵抗８による
損失を生じることなしに、高速に立ち上げ、ＤＭＯ８Ｆ
ＥＴ９をオンさせる。その後、光起電力素子群１４から
発生するスレッシュホールド電圧より十分に高い電圧に
よりノイズ等に対する余裕を得ることができる。この際
ダイオード１６は逆にバイアスされるため光起電力素子
１４で発生した電圧は、ロスを生じさせることなく、出
力用ＤＭＯ８ＦＥＴ９のゲート５に印加される。

次に、入力端子１に印加されていた電圧が低下し、発光
ダイオード２が消灯した場合光起１カ素子群３．１４の
発生電圧は無くなるが、ダイオード１６．１７およびＰ
ＮＰ）ランシスター１５により、出力用エンハンスメン
トＤＭ０８　ＦＥＴ９のゲート５の電圧はそのまま保持
される。この状態で光起電力素子群１４においては、抵
抗８を通じて５Ｍ、荷が放電されるためＰＮＰ）ランシ
スター１５のベース電位は低下する。出力用ＤＭＯ８Ｆ
ＥＴ９のゲート５と、ＰＮＰ　）ランシスター１５のベ
ース官位の差が０．６　Ｖ程度になると、抵抗８を通し
てベース電流が流ねるようになるためＰＮＰトランジス
ター１５は、オンし、出力用Ｄ　Ｍ　０８ＦＥＴ９のゲ
ート５とソース１０の間の抵抗が下がって、ゲート５に
蓄積されていた電荷が放電さね、出力用ＤＭＯ８ＦＥＴ
９け、オフする。第４図の構成のディプレッションＭＯ
８ＦＥＴ、１３に比べ、光起電力素子群１４の電圧低下
がわずか０．６Ｍ程度でよくさらに抵抗８を通じて放電
されるのが容量のごく小ない光起電力素子群１４に蓄積
された電荷のみのため、本実施例においては、出力用Ｄ
ＭＯ８ＦＥＴのオフ時間を大幅に短縮できる。

次に本発明の一実施例の回路を集積化した場合について
図を用いて説明する。図２は本発明の一実施例の回路を
集積化した半導体装置の１部を示す断面図である。光起
電力素子群１４．抵抗８゜ＰＮＰ）ランシスター１５、
ダイオード１７で構成されている回路部分を示している
。それぞね単結品領域１８を、二酸化シリコン層１９で
包み、多結晶シリコン基板２０から、絶縁分離し７て形
成することにより光起電力素子群３．１４で発生する電
荷が基板２０にリークすることなく有効に作用する。抵
抗８は必要とする抵抗値の値により、個別部品とした方
が有利の時は別とする。また出力用ＤＭＯ８ＦＥＴ９に
ついては負荷の種類が多い時はやはり別構成にできる。

また、このように構成した場合集積回路を構成する素子
がすべてバイポーラプロセスで製造可能となるため製造
上有利である。

また、単結晶領域が化合物半導体の場合、発光ダイオー
ドを含む全回路素子を、上記と同様の構成で集積化可能
である。基板については、多結晶シリコン以外に、アル
はす、サファイヤ、ガラス等の基板を用いてもよい。な
お、上記の実施例においては出力用減子はすべてエンハ
ンスメント形ＤＭＯ８ＦＥＴの場合についてのみ説明を
行なったが、同様な動作を行なう他のＪ　Ｆ　Ｅ　Ｔ及
びＭＯＳＦＥＴ、たとえばエンハンスメント形Ｊ１ｉ’
Ｂ。

あるいはエンハンスメント形ＶＭＯ８ＦＥＴ勢など、輩
界効果形トランジスター一般について、同様の効果が得
られることは、言うまでもない。

〔効果〕

以上駅２明してきたように、本発明によれば、消光状態
から発光状態−＼の切換りに際してはバイポーラトラン
ジスタがオフ状態なのでスイッチ手段の１界効釆型トラ
ンジスタに所定電圧が速かに印加され、一方、発光状態
から消光状態への切換時には、整流手段がエミッタの電
圧を維持した状態で抵抗体が蓄積されていた重荷を消費
してベースの電圧を変化させるので、バイポーラトラン
ジスタが急速にオンする。その結果、スイッチ手段の高
速反転および再反転がなされ、そのスイッチングスピー
ドの向上が図られる。また、バイポーラトランジスタの
駆動はスイッチ手段の駆動用光起電、力手段と共用でき
るので、素子数の減少も図りる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は一実
施例を集積回路化したときの断面図、第３図は従来例の
回路図、第４図は他の従来例の回路図である。２・・・・・・発光手段、３．１４・・・・・・光起電
力手段、９・・・・・・スイッチ手段、１５・・・・・
・バイポーラトランジスタ％　１６．１７・・・・・・
整流手段。代理人　弁理士　　内　原　　　晋ｔ　″／メノーーノ′ 峯１１￥１１予≠図

Claims

【特許請求の範囲】

（１）発光状態と消光状態とに切換わる発光手段と、発
光手段が発光状態のとき光起電力に基づく所定電圧をア
ノード電極とカソード電極との間に発生させる光起電力
手段と、前記アノード電極と前記カソード電極とにそれ
ぞれ接続された第１電極と第２電極とを有する電界効果
型トランジスタを含み第１電極と第２電極との間に前記
所定電圧が印加されると出力を反転させるスイッチ手段
と、前記第１電極と前記第２電極との間に設けられる放
電経路手段とを有するソリッドステートリレー回路にお
いて、前記放電経路手段を、ベースが前記光起電力手段
のアノード電極に接続され前記第１電極と前記第２電極
との間にエミッタとコレクタとを介する電流通路を形成
可能なバイポーラトランジスタと、前記光起電力手段の
アノード電極から前記第１電極への電流のみ許容する整
流手段と、前記光起電力手段のアノード電極とカソード
電極との間に配設された抵抗体とを含んで構成したこと
を特徴とするソリッドステートリレー回路。
（２）特許請求の範囲第１項記載のソリッドステートリ
レー回路において、前記光起電力手段を低電圧高電流発
生型の第１光起電力素子と高電圧低電流発生型の第２光
起電力素子とで構成したソリッドステートリレー回路。