JPH0612874B2 - ソリツドステ−トリレ−回路 - Google Patents
ソリツドステ−トリレ−回路Info
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- JPH0612874B2 JPH0612874B2 JP60273921A JP27392185A JPH0612874B2 JP H0612874 B2 JPH0612874 B2 JP H0612874B2 JP 60273921 A JP60273921 A JP 60273921A JP 27392185 A JP27392185 A JP 27392185A JP H0612874 B2 JPH0612874 B2 JP H0612874B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ソリッドステートリレーに係わり、特に、高
速スイッチング動作を可能にするための放電回路に関す
る。
速スイッチング動作を可能にするための放電回路に関す
る。
従来まで、この種のＭＯＳＦＥＴを出力素子としたソリ
ッドステートリレーは、第４図に示すように、入力端子
１から印加された電圧により、発光ダイオード２を点灯
させ、この発生した光により、フォトダイオードを直列
につないだ光起電力素子群３の両端に光起電力が発生し
出力素子である電界効果型トランジスタ（以下ＭＯＳＦ
ＥＴ）４のゲート電極５及びバックゲート電極６に、こ
の光起電力による電圧が印加されることになる。その結
果、ＭＯＳＦＥＴ４がオンして、出力端子７に接続され
た図示していない負荷回路を閉じることになる。抵抗８
は、発光ダイオード２が消灯したことにより光起電力素
子群３から電圧が発生しなくなった場合、すみやかにＭ
ＯＳＦＥＴ４のゲート電極５及びバックゲート電極６の
間に蓄積された電荷が放電されるように放電経路を形成
するものであり、これにより、ＭＯＳＦＥＴ４はオフし
て、出力端子７に接続された負荷回路は、開放されるこ
とになる。以上がこの種のＭＯＳＦＥＴを出力素子とし
たもっとも基本的なソリッドステートリレーの構成例で
あるが、通常は実使用に耐えるよう放電回路を中心に改
良がほどこされている。このような実際のソリッドステ
ートリレーの構成例として、第５図を用いて説明する。
ッドステートリレーは、第４図に示すように、入力端子
１から印加された電圧により、発光ダイオード２を点灯
させ、この発生した光により、フォトダイオードを直列
につないだ光起電力素子群３の両端に光起電力が発生し
出力素子である電界効果型トランジスタ（以下ＭＯＳＦ
ＥＴ）４のゲート電極５及びバックゲート電極６に、こ
の光起電力による電圧が印加されることになる。その結
果、ＭＯＳＦＥＴ４がオンして、出力端子７に接続され
た図示していない負荷回路を閉じることになる。抵抗８
は、発光ダイオード２が消灯したことにより光起電力素
子群３から電圧が発生しなくなった場合、すみやかにＭ
ＯＳＦＥＴ４のゲート電極５及びバックゲート電極６の
間に蓄積された電荷が放電されるように放電経路を形成
するものであり、これにより、ＭＯＳＦＥＴ４はオフし
て、出力端子７に接続された負荷回路は、開放されるこ
とになる。以上がこの種のＭＯＳＦＥＴを出力素子とし
たもっとも基本的なソリッドステートリレーの構成例で
あるが、通常は実使用に耐えるよう放電回路を中心に改
良がほどこされている。このような実際のソリッドステ
ートリレーの構成例として、第５図を用いて説明する。
上記の場合と同様、入力端子１に印加された電圧によ
り、発光ダイオード２が点灯し、この発光ダイオード２
で発光した光により、光起電力素子群３に起電力が発生
し、この起電力による電圧が逆直列に接続されたエンハ
ンスメント形ＤＭＯＳＦＥＴ９（以下ＤＭＯＳＦＥＴ）
のゲート電極５及びソース電極１０の間に印加され、Ｄ
ＭＯＳＦＥＴ９がオンして、ＤＭＯＳＦＥＴ９のドレイ
ン電極１１に接続されている出力端子７に接続された負
荷回路が閉じられる。一方、ゲート電極５と、ソース電
極１０に接続されたディプレッション形ＭＯＳＦＥＴ１
３は、光起電力素子群１４から発生する光起電力による
電圧がそのゲート１２に印加されるため、オフ状態とな
り、出力用のＤＭＯＳＦＥＴ９のゲート電極５及び、ソ
ース電極１０のインピーダンスが非常に高くなり、光起
電力素子群３で発生した電圧がそのまま損失を生じない
で印加されるため、第４図の場合のように抵抗８が接続
されている場合に比べ出力用のＤＭＯＳＦＥＴ９がオン
するのに要する時間が短縮される。一方、入力端子１に
印加される電圧がなくなり、発光ダイオード２が消灯し
た場合、光起電力素子群３，１４からそれぞれ発生する
電圧は無くなる。この時、光起電力素子群１４の端子間
に接続された抵抗８により、ディプレッション形ＭＯＳ
ＦＥＴ１３のゲート部分の電荷が放電され、ディプレッ
ション形ＭＯＳＦＥＴ１３がオンする。これにより出力
用のＤＭＯＳＦＥＴ９のゲート５の部分に蓄積されてい
る電荷が放電されＤＭＯＳＦＥＴ９がオフして、負荷回
路が開かれる。ディプレッション形ＭＯＳＦＥＴ１３の
オン抵抗は第４図における、放電用抵抗８に比べ大幅に
小さいためＤＭＯＳＦＥＴ９がオフするのに要する時間
を短縮することができＤＭＯＳＦＥＴ９のスイッチング
時間の短縮が図られる。
り、発光ダイオード２が点灯し、この発光ダイオード２
で発光した光により、光起電力素子群３に起電力が発生
し、この起電力による電圧が逆直列に接続されたエンハ
ンスメント形ＤＭＯＳＦＥＴ９（以下ＤＭＯＳＦＥＴ）
のゲート電極５及びソース電極１０の間に印加され、Ｄ
ＭＯＳＦＥＴ９がオンして、ＤＭＯＳＦＥＴ９のドレイ
ン電極１１に接続されている出力端子７に接続された負
荷回路が閉じられる。一方、ゲート電極５と、ソース電
極１０に接続されたディプレッション形ＭＯＳＦＥＴ１
３は、光起電力素子群１４から発生する光起電力による
電圧がそのゲート１２に印加されるため、オフ状態とな
り、出力用のＤＭＯＳＦＥＴ９のゲート電極５及び、ソ
ース電極１０のインピーダンスが非常に高くなり、光起
電力素子群３で発生した電圧がそのまま損失を生じない
で印加されるため、第４図の場合のように抵抗８が接続
されている場合に比べ出力用のＤＭＯＳＦＥＴ９がオン
するのに要する時間が短縮される。一方、入力端子１に
印加される電圧がなくなり、発光ダイオード２が消灯し
た場合、光起電力素子群３，１４からそれぞれ発生する
電圧は無くなる。この時、光起電力素子群１４の端子間
に接続された抵抗８により、ディプレッション形ＭＯＳ
ＦＥＴ１３のゲート部分の電荷が放電され、ディプレッ
ション形ＭＯＳＦＥＴ１３がオンする。これにより出力
用のＤＭＯＳＦＥＴ９のゲート５の部分に蓄積されてい
る電荷が放電されＤＭＯＳＦＥＴ９がオフして、負荷回
路が開かれる。ディプレッション形ＭＯＳＦＥＴ１３の
オン抵抗は第４図における、放電用抵抗８に比べ大幅に
小さいためＤＭＯＳＦＥＴ９がオフするのに要する時間
を短縮することができＤＭＯＳＦＥＴ９のスイッチング
時間の短縮が図られる。
以上述べてきたように、この種のソリッドステートリレ
ーは、徐々に実用化されてきているものの、以下に詳述
する種々の欠点を有している。まず、第５図の構成例に
おいて、放電用素子としてディプレッション形ＭＯＳＦ
ＥＴを用いた場合には、入力端子１に電圧が印加されて
いない状態では、光起電力素子１４に電圧が発生してい
ないため、ディプレッション形ＭＯＳＦＥＴ１３はオン
していることから、この状態で、入力端子１に電圧が印
加され光起電力素子群３，１４に起電力が発生すると、
ディプレッション形ＭＯＳＦＥＴ13がオン状態のため光
起電力素子群３の電圧は急速に立ち上がることができな
い。すなわち、光起電力素子群１４は抵抗８に電流を流
しながらディプレッション形ＭＯＳＦＥＴ１３のゲート
１２に電荷を蓄積してゆく。デイプレッション形ＭＯＳ
ＦＥＴ１３のゲート１２は、構造上、コンデンサーの一
方の電極となっているので、光起電力素子14は電荷をゲ
ート１２に蓄積しながら、ゲートのコンデンサー容量と
光起電力素子群１４の内部抵抗及び抵抗８で定まる時定
数に基づきゲート１２の電圧を上昇させる。従って光起
電力素子１４の電圧が、ディプレッション形ＭＯＳＦＥ
Ｔ１３のスレッシュホールド電圧を越えて、ディプレッ
ション形ＭＯＳＦＥＴ１３がオフするまでに相当時間を
要し、出力用ＤＭＯＳＦＥＴ９はディプレッション形Ｍ
ＯＳＦＥＴ１３のオフ後にオンするので、光起電力の発
生から出力用ＤＭＯＳ９の反転までに相当の遅延が生ず
る。また、出力用ＤＭＯＳＦＥＴ９がオフする際にも同
様にディプレッション形ＭＯＳＦＥＴのゲート部分に蓄
積されている電荷が抵抗８を通じて放電され、スレッシ
ュンホールド電圧以下にならなければ、ディプレッショ
ン形ＭＯＳＦＥＴ１３がオンしないため、やはり遅延が
生ずる。従って、第５図に示された放電回路を有する構
成例では本質的に動作の遅延を生ずる新たな要因が存在
するため高速化には限界があった。さらに付言すると、
抵抗８は、上記のように、出力用ＤＭＯＳＦＥＴ９のオ
ン時間を速くするためには高抵抗であることが望まし
く、逆に、オフ時間を速くするためには低抵抗であるこ
とが必要となり抵抗８に対して矛盾した要求が存在す
る。このため結局オン時間短縮とオフ時間短縮とを十分
に果せない中間的な抵抗値とせざるを得ずディプレッシ
ョン形ＭＯＳＦＥＴ１３を設けたにもかかわらず該ディ
プレッション形ＭＯＳＦＥＴ１３の反転遅延により十分
の高速化が図れなかった。
ーは、徐々に実用化されてきているものの、以下に詳述
する種々の欠点を有している。まず、第５図の構成例に
おいて、放電用素子としてディプレッション形ＭＯＳＦ
ＥＴを用いた場合には、入力端子１に電圧が印加されて
いない状態では、光起電力素子１４に電圧が発生してい
ないため、ディプレッション形ＭＯＳＦＥＴ１３はオン
していることから、この状態で、入力端子１に電圧が印
加され光起電力素子群３，１４に起電力が発生すると、
ディプレッション形ＭＯＳＦＥＴ13がオン状態のため光
起電力素子群３の電圧は急速に立ち上がることができな
い。すなわち、光起電力素子群１４は抵抗８に電流を流
しながらディプレッション形ＭＯＳＦＥＴ１３のゲート
１２に電荷を蓄積してゆく。デイプレッション形ＭＯＳ
ＦＥＴ１３のゲート１２は、構造上、コンデンサーの一
方の電極となっているので、光起電力素子14は電荷をゲ
ート１２に蓄積しながら、ゲートのコンデンサー容量と
光起電力素子群１４の内部抵抗及び抵抗８で定まる時定
数に基づきゲート１２の電圧を上昇させる。従って光起
電力素子１４の電圧が、ディプレッション形ＭＯＳＦＥ
Ｔ１３のスレッシュホールド電圧を越えて、ディプレッ
ション形ＭＯＳＦＥＴ１３がオフするまでに相当時間を
要し、出力用ＤＭＯＳＦＥＴ９はディプレッション形Ｍ
ＯＳＦＥＴ１３のオフ後にオンするので、光起電力の発
生から出力用ＤＭＯＳ９の反転までに相当の遅延が生ず
る。また、出力用ＤＭＯＳＦＥＴ９がオフする際にも同
様にディプレッション形ＭＯＳＦＥＴのゲート部分に蓄
積されている電荷が抵抗８を通じて放電され、スレッシ
ュンホールド電圧以下にならなければ、ディプレッショ
ン形ＭＯＳＦＥＴ１３がオンしないため、やはり遅延が
生ずる。従って、第５図に示された放電回路を有する構
成例では本質的に動作の遅延を生ずる新たな要因が存在
するため高速化には限界があった。さらに付言すると、
抵抗８は、上記のように、出力用ＤＭＯＳＦＥＴ９のオ
ン時間を速くするためには高抵抗であることが望まし
く、逆に、オフ時間を速くするためには低抵抗であるこ
とが必要となり抵抗８に対して矛盾した要求が存在す
る。このため結局オン時間短縮とオフ時間短縮とを十分
に果せない中間的な抵抗値とせざるを得ずディプレッシ
ョン形ＭＯＳＦＥＴ１３を設けたにもかかわらず該ディ
プレッション形ＭＯＳＦＥＴ１３の反転遅延により十分
の高速化が図れなかった。
以上の問題点のほかに、第５図の構成ではディプレッシ
ョン形ＭＯＳＦＥＴを駆動するためにだけ光起電力素子
群１４を必要とし、出力用ＤＭＯＳＦＥＴ９の駆動のた
めには直接は役立たないため、第４図の構成に比べ光起
電力素子が余分に必要となりコスト高の要因となるとい
う欠点もあった。
ョン形ＭＯＳＦＥＴを駆動するためにだけ光起電力素子
群１４を必要とし、出力用ＤＭＯＳＦＥＴ９の駆動のた
めには直接は役立たないため、第４図の構成に比べ光起
電力素子が余分に必要となりコスト高の要因となるとい
う欠点もあった。
本発明は、発光状態と消光状態に切換わる発光手段と、
発光手段が発光状態のとき光起電力に基づく所定電圧を
アノード電極とカソード電極との間に発生させる光起電
力手段と、前記アノード電極と前記カソード電極とにそ
れぞれ接続された第１電極と第２電極とを有する電界効
果型トランジスタを含み第１電極と第２電極とに前記所
定電圧が印加されると出力を反転させるスイッチ手段
と、前記第１電極と前記第２電極との間に設けられる放
電経路手段とを有するソリッドステートリレー回路にお
いて、前記放電経路手段を、少くとも前記第１電極に接
続されたアノードと前記第２電極に接続されたカソード
と前記光起電力手段のアノード電極に接続されたＮ極ゲ
ートとを有するサイリスタと、前記光起電力手段のアノ
ード電極と前記第１電極との間に配設されアノード電極
から第１電極への電流のみ許容する整流手段と、前記サ
イリスタのＮ極ゲートとカソードとの間に配設された抵
抗体とを含んで構成し、発光手段が発光手段になったと
き、オフ状態に維持されているサイリスタに基因して光
起電力による所定電圧を第１電極と第２電極との間に印
加すると共に、消光状態になったときは整流手段により
第１電極、そしてサイリスタのアノードの電圧を高レベ
ルに維持したまま、光起電力手段のアノードとカソード
との間の電圧を抵抗体で消費させ、サイリスタを急速に
オンさせるようにしたことを要旨とする。
発光手段が発光状態のとき光起電力に基づく所定電圧を
アノード電極とカソード電極との間に発生させる光起電
力手段と、前記アノード電極と前記カソード電極とにそ
れぞれ接続された第１電極と第２電極とを有する電界効
果型トランジスタを含み第１電極と第２電極とに前記所
定電圧が印加されると出力を反転させるスイッチ手段
と、前記第１電極と前記第２電極との間に設けられる放
電経路手段とを有するソリッドステートリレー回路にお
いて、前記放電経路手段を、少くとも前記第１電極に接
続されたアノードと前記第２電極に接続されたカソード
と前記光起電力手段のアノード電極に接続されたＮ極ゲ
ートとを有するサイリスタと、前記光起電力手段のアノ
ード電極と前記第１電極との間に配設されアノード電極
から第１電極への電流のみ許容する整流手段と、前記サ
イリスタのＮ極ゲートとカソードとの間に配設された抵
抗体とを含んで構成し、発光手段が発光手段になったと
き、オフ状態に維持されているサイリスタに基因して光
起電力による所定電圧を第１電極と第２電極との間に印
加すると共に、消光状態になったときは整流手段により
第１電極、そしてサイリスタのアノードの電圧を高レベ
ルに維持したまま、光起電力手段のアノードとカソード
との間の電圧を抵抗体で消費させ、サイリスタを急速に
オンさせるようにしたことを要旨とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図であり、図中
従来と同一構成部分には同一符号のみ付し説明は省略す
る。入力端子１に印加された電圧により、発光ダイオー
ド２が点灯しこの発生した光により光起電力素子群３に
起電力が発生する。本発明においては第５図の場合のデ
ィプレッション形ＭＯＳＦＥＴ１３のかわりに、Ｎ極ゲ
ート形サイリスタあるいは逆阻止４端子サイリスタ（以
下、ＳＣＳ）１５を用いているため、最初に点灯した状
態においてもＳＣＳはオフ状態であり、抵抗値がきわめ
て高いため、光起電力素子群３で発生した起電力による
電荷は抵抗８に流れながら同時にダイオード１６を通し
て出力用ＤＭＯＳＦＥＴ９のゲート５に直ちに印加され
る。
従来と同一構成部分には同一符号のみ付し説明は省略す
る。入力端子１に印加された電圧により、発光ダイオー
ド２が点灯しこの発生した光により光起電力素子群３に
起電力が発生する。本発明においては第５図の場合のデ
ィプレッション形ＭＯＳＦＥＴ１３のかわりに、Ｎ極ゲ
ート形サイリスタあるいは逆阻止４端子サイリスタ（以
下、ＳＣＳ）１５を用いているため、最初に点灯した状
態においてもＳＣＳはオフ状態であり、抵抗値がきわめ
て高いため、光起電力素子群３で発生した起電力による
電荷は抵抗８に流れながら同時にダイオード１６を通し
て出力用ＤＭＯＳＦＥＴ９のゲート５に直ちに印加され
る。
次に、入力端子１に印加されていた電圧が低下し、発光
ダイオード２が消灯した場合光起電力素子群３の発生電
圧は無くなるがダイオード１６およびＳＣＳ１５によ
り、出力用エンハンスメントＤＭＯＳＦＥＴ９のゲート
５の電圧はそのまま保たれる。この状態で光起電力素子
群３においては抵抗８を通じて、電荷が放電されるた
め、ＳＣＳ１５のＮ極ゲート１７の電位は低下する。出
力用ＤＯＭＳＦＥＴ９のゲート５と、ＳＣＳ１５のＮ極
ゲート１７の電位の差が０．６Ｖ程度になると抵抗８を
通じて、Ｎ極ゲート１７からゲート電流が流れ出すよう
になる。一度、ゲート電流が流れると、ＳＣＳ１５自身
の正帰還作用により、ＳＣＳのアノード、カソード間が
急速に低抵抗状態となりかつ、自己保持される。このた
め、出力用ＤＭＯＳＦＥＴ９のゲートに蓄積されていた
電荷はもちろん光起電力素子群３、ダイオード１６等に
蓄積されていた電荷もＳＣＳ１５を通じて一瞬に放電さ
れる。例えば、一般的な小信号用の素子の場合、第５図
のディプレッション形ＭＯＳＦＥＴに比べ、１０倍以上
の高速放電が可能である。ＳＣＳ１５自身は、アノード
とカソードとの間の電位が１Ｖ程度まで低下すると自動
的にオフして、高抵抗状態に変わる。
ダイオード２が消灯した場合光起電力素子群３の発生電
圧は無くなるがダイオード１６およびＳＣＳ１５によ
り、出力用エンハンスメントＤＭＯＳＦＥＴ９のゲート
５の電圧はそのまま保たれる。この状態で光起電力素子
群３においては抵抗８を通じて、電荷が放電されるた
め、ＳＣＳ１５のＮ極ゲート１７の電位は低下する。出
力用ＤＯＭＳＦＥＴ９のゲート５と、ＳＣＳ１５のＮ極
ゲート１７の電位の差が０．６Ｖ程度になると抵抗８を
通じて、Ｎ極ゲート１７からゲート電流が流れ出すよう
になる。一度、ゲート電流が流れると、ＳＣＳ１５自身
の正帰還作用により、ＳＣＳのアノード、カソード間が
急速に低抵抗状態となりかつ、自己保持される。このた
め、出力用ＤＭＯＳＦＥＴ９のゲートに蓄積されていた
電荷はもちろん光起電力素子群３、ダイオード１６等に
蓄積されていた電荷もＳＣＳ１５を通じて一瞬に放電さ
れる。例えば、一般的な小信号用の素子の場合、第５図
のディプレッション形ＭＯＳＦＥＴに比べ、１０倍以上
の高速放電が可能である。ＳＣＳ１５自身は、アノード
とカソードとの間の電位が１Ｖ程度まで低下すると自動
的にオフして、高抵抗状態に変わる。
また、ＳＣＳ１５のＰ極ゲート１８に接続された抵抗１
９は、ＳＣＳ１５の感度調整する。すなわち、抵抗１９
の抵抗値が高い場合にはＮ極ゲート１７からのゲート電
流がごくわずかであってもＳＣＳ１５がオンするように
なるが、ノイズ等の影響も受けやすくなる。一方、抵抗
値が低い場合には感度が低くなるが、ノイズ等の影響は
受けにくくなる。従って、抵抗１９を任意に調整するこ
とにより、必要とする感度あるいは耐ノイズ性を得るこ
とができる。
９は、ＳＣＳ１５の感度調整する。すなわち、抵抗１９
の抵抗値が高い場合にはＮ極ゲート１７からのゲート電
流がごくわずかであってもＳＣＳ１５がオンするように
なるが、ノイズ等の影響も受けやすくなる。一方、抵抗
値が低い場合には感度が低くなるが、ノイズ等の影響は
受けにくくなる。従って、抵抗１９を任意に調整するこ
とにより、必要とする感度あるいは耐ノイズ性を得るこ
とができる。
次に、本発明の第２実施例について図面を参照して説明
する。第２図は本発明の第１の実施例の構成に、さらに
光起電力素子群１４と、ダイオード２０を付加し、ＳＣ
Ｓ１５のアノード電極及びカソード電極に、おのおのカ
ソード電極及び光起電力素子群１４のカソード電極を接
続し、さらに、ダイオード２０のアノード電極と光起電
力素子群１４のアノード電極を接続することにより、よ
り一層の高速化を可能にしたものである。すなわち、こ
のようなソリッドステートリレーにおいては、なるべく
高速で動作するということが実用上、非常に重要とな
る。このためには光起電力素子の電流供給能力を向上さ
せれば、ゲートにおける電圧の立ち上りが加速され、高
速動作が可能となるがこれは必然的に、チップ面積の増
大を招き好ましくない。このような問題の解決策とし
て、光起電力素子群の電圧を低下させる方法がある。す
なわち光起電力素子群からの発生電圧を出力用ＤＭＯＳ
ＦＥＴ９のゲート５のスレッシュホールド電圧に近い所
まで下げられれば光起電力素子群におけるダイオード数
を減少させることができ、同一チップ面積でもより多く
の電流を取り出すことができる。しかし、このような場
合、バラツキあるいはノイズ等により誤動作などの問題
が生じ、スレッシュホールド電圧よりはある程度高めの
電圧になるように、光起電力素子群の発生電圧を選ばな
ければならない。本発明においては光起電力素子群１４
を、発生電圧が低く、電流値の多いもの。光起電力素子
群３を発生電圧が高く、電流値の少ないものに最適化す
ることにより、より高速で動作しかつチップ面積を小さ
くすることができる。すなわち、出力用ＤＭＯＦＥＴ９
のゲート５のスレッシュホールド電圧までは主に光起電
力素子１４により抵抗８による損失なしに、高速に立ち
上げ、ＤＭＯＳＦＥＴ９をオンさせる。その後、光起電
力素子群３から発生するより高い電圧によりノイズ等に
対する余裕を得ることができる。この際ダイオード２０
は逆にバイアスされるため、光起電力素子３で発生した
電圧はロスを生じないで、出力用ＤＭＯＳＦＥＴ９のゲ
ート５に印加される。
する。第２図は本発明の第１の実施例の構成に、さらに
光起電力素子群１４と、ダイオード２０を付加し、ＳＣ
Ｓ１５のアノード電極及びカソード電極に、おのおのカ
ソード電極及び光起電力素子群１４のカソード電極を接
続し、さらに、ダイオード２０のアノード電極と光起電
力素子群１４のアノード電極を接続することにより、よ
り一層の高速化を可能にしたものである。すなわち、こ
のようなソリッドステートリレーにおいては、なるべく
高速で動作するということが実用上、非常に重要とな
る。このためには光起電力素子の電流供給能力を向上さ
せれば、ゲートにおける電圧の立ち上りが加速され、高
速動作が可能となるがこれは必然的に、チップ面積の増
大を招き好ましくない。このような問題の解決策とし
て、光起電力素子群の電圧を低下させる方法がある。す
なわち光起電力素子群からの発生電圧を出力用ＤＭＯＳ
ＦＥＴ９のゲート５のスレッシュホールド電圧に近い所
まで下げられれば光起電力素子群におけるダイオード数
を減少させることができ、同一チップ面積でもより多く
の電流を取り出すことができる。しかし、このような場
合、バラツキあるいはノイズ等により誤動作などの問題
が生じ、スレッシュホールド電圧よりはある程度高めの
電圧になるように、光起電力素子群の発生電圧を選ばな
ければならない。本発明においては光起電力素子群１４
を、発生電圧が低く、電流値の多いもの。光起電力素子
群３を発生電圧が高く、電流値の少ないものに最適化す
ることにより、より高速で動作しかつチップ面積を小さ
くすることができる。すなわち、出力用ＤＭＯＦＥＴ９
のゲート５のスレッシュホールド電圧までは主に光起電
力素子１４により抵抗８による損失なしに、高速に立ち
上げ、ＤＭＯＳＦＥＴ９をオンさせる。その後、光起電
力素子群３から発生するより高い電圧によりノイズ等に
対する余裕を得ることができる。この際ダイオード２０
は逆にバイアスされるため、光起電力素子３で発生した
電圧はロスを生じないで、出力用ＤＭＯＳＦＥＴ９のゲ
ート５に印加される。
次に、入力端子１に印加されていた電圧が低下し、発光
ダイオード２が消灯した場合の動作については第１図に
示した第１の実施例の場合と同様である。次に本発明の
第一実施例を集積化した場合について図を用いて説明す
る。第３図は本発明の第１の実施例の回路を集積化した
場合の回路の一部を示す断面図である。光起電力素子群
３、抵抗８、ＳＣＳ１５、ダイオード１６で構成されて
いる回路部分を示している。それぞれ単結晶領域２１
を、二酸化シリコン層２２で包み、多結晶シリコン基板
２３から絶縁分離して形成することにより、光起電力素
子で発生する電荷が基板２３にリークすることなく有効
に作用する。抵抗８は必要とする抵抗値の値により個別
部品とした方が有利の時は別に形成する。また、出力用
ＤＭＯＳＦＥＴについては、負荷の種類が多い時はやは
り別構成にできる。また、このように構成した場合、集
積回路を構成する素子がすべてバイポーラプロセスで製
造可能となるため製造上有利である。
ダイオード２が消灯した場合の動作については第１図に
示した第１の実施例の場合と同様である。次に本発明の
第一実施例を集積化した場合について図を用いて説明す
る。第３図は本発明の第１の実施例の回路を集積化した
場合の回路の一部を示す断面図である。光起電力素子群
３、抵抗８、ＳＣＳ１５、ダイオード１６で構成されて
いる回路部分を示している。それぞれ単結晶領域２１
を、二酸化シリコン層２２で包み、多結晶シリコン基板
２３から絶縁分離して形成することにより、光起電力素
子で発生する電荷が基板２３にリークすることなく有効
に作用する。抵抗８は必要とする抵抗値の値により個別
部品とした方が有利の時は別に形成する。また、出力用
ＤＭＯＳＦＥＴについては、負荷の種類が多い時はやは
り別構成にできる。また、このように構成した場合、集
積回路を構成する素子がすべてバイポーラプロセスで製
造可能となるため製造上有利である。
また、単結晶領域が化合物半導体の場合、発光ダイオー
ドを含む全回路素子を上記と同様の構成で集積化するこ
とが可能である。基板については、多結晶シリコン以外
に、アルミナ、サファイヤ、ガラス等の基板を用いても
同様である。
ドを含む全回路素子を上記と同様の構成で集積化するこ
とが可能である。基板については、多結晶シリコン以外
に、アルミナ、サファイヤ、ガラス等の基板を用いても
同様である。
なお、上記の実施例においては出力用素子はすべて、エ
ンハンスメント形ＤＭＯＳＦＥＴの場合についてのみ説
明を行なったが同様な動作を行なう他のＪＦＥＴ及びＭ
ＯＳＦＥＴ、たとえばエンハンスメント形ＪＦＥＴある
いはエンハンスメント形ＶＭＯＳＦＥＴ等など、電界効
果形トランジスター一般について同様の効果が得られる
ことは言うまでもない。
ンハンスメント形ＤＭＯＳＦＥＴの場合についてのみ説
明を行なったが同様な動作を行なう他のＪＦＥＴ及びＭ
ＯＳＦＥＴ、たとえばエンハンスメント形ＪＦＥＴある
いはエンハンスメント形ＶＭＯＳＦＥＴ等など、電界効
果形トランジスター一般について同様の効果が得られる
ことは言うまでもない。
以上説明してきたように、本発明によれば、整流手段に
より発光時には光起電力手段で発生する所定電圧を第１
電極と第２電極とに印加し消光時にはサイリスタのアノ
ードを高レベルに維持し、抵抗体で光起電力手段のアノ
ード、カソード間の電圧を低下させることによりサイリ
スタを急速にオンさせるようにしたので、スイッチ手段
の有する容量の電荷の蓄積と放電が急速になり、スイッ
チ手段を高速で反転させられるという効果が得られる。
また、特にサイリスタ専用の光起電力手段は不要なの
で、構成の簡素化も図れる。
より発光時には光起電力手段で発生する所定電圧を第１
電極と第２電極とに印加し消光時にはサイリスタのアノ
ードを高レベルに維持し、抵抗体で光起電力手段のアノ
ード、カソード間の電圧を低下させることによりサイリ
スタを急速にオンさせるようにしたので、スイッチ手段
の有する容量の電荷の蓄積と放電が急速になり、スイッ
チ手段を高速で反転させられるという効果が得られる。
また、特にサイリスタ専用の光起電力手段は不要なの
で、構成の簡素化も図れる。
第１図は本発明の第１実施例の回路図、第２図は第２実
施例の回路図、第３図は第１実施例の一部を示す断面
図、第４図は従来例の回路図、第５図は他の従来例の回
路図である。 ２……発光手段、３……光起電力手段、８……抵抗体、
９……電界効果型トランジスタ、１５……サイリスタ、
１６……整流手段。
施例の回路図、第３図は第１実施例の一部を示す断面
図、第４図は従来例の回路図、第５図は他の従来例の回
路図である。 ２……発光手段、３……光起電力手段、８……抵抗体、
９……電界効果型トランジスタ、１５……サイリスタ、
１６……整流手段。
Claims (3)
- 【請求項１】発光状態と消光状態とに切換わる発光手段
と、発光手段が発光状態のとき光起電力に基づく所定電
圧をアノード電極とにカソード電極との間に発生させる
光起電力手段と、前記アノード電極と前記カソード電極
とにそれぞれ接続された第１電極と第２電極とを有する
電界効果型トランジスタを含み第１電極と第２電極との
間に前記所定電圧が印加されると出力を反転させるスイ
ッチ手段と、前記第１電極と第２電極との間に設けられ
る放電経路手段とを有するソリッドステートリレー回路
において、前記放電経路手段を、少くとも前記第１電極
に接続されたアノードと前記第２電極に接続されたカソ
ードと前記光起電力手段のアノード電極に接続されたＮ
極ゲートとを有するサイリスタと、前記光起電力手段の
アノード電極と前記第１電極との間に配設されアノード
電極から第１電極への電流のみ許容する整流手段と、前
記サイリスタのＮ極ゲートとカソードとの間に配設され
た抵抗体とを含んで構成したことを特徴とするソリッド
ステートリレー回路。 - 【請求項２】特許請求の範囲第１項記載のソリッドステ
ートリレー回路において、前記サイリスタを逆阻止４端
子サイリスタで構成し、該逆阻止４端子サイリスタのＰ
極ゲートは抵抗体を介してカソードに接続したソリッド
ステートリレー回路。 - 【請求項３】特許請求の範囲第１項または第２項記載の
ソリッドステートリレー回路において、前記光起電力手
段を高電圧低電流発生型の第１光起電力素子とするとと
もに低電圧高電流発生型の第２光起電力素子のアノード
電極およびカソード電極を前記第１電極および第２電極
にそれぞれ接続したソリッドステートリレー回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273921A JPH0612874B2 (ja) | 1985-12-04 | 1985-12-04 | ソリツドステ−トリレ−回路 |
| CA 524392 CA1285033C (en) | 1985-12-04 | 1986-12-03 | Solid state relay having a thyristor discharge circuit |
| US06/937,330 US4754175A (en) | 1985-12-04 | 1986-12-03 | Solid state relay having a thyristor discharge circuit |
| DE3689998T DE3689998T2 (de) | 1985-12-04 | 1986-12-04 | Festkörperrelais mit einer Thyristor-Entladeschaltung. |
| EP19860309442 EP0226395B1 (en) | 1985-12-04 | 1986-12-04 | Solid state relay having a thyristor discharge circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273921A JPH0612874B2 (ja) | 1985-12-04 | 1985-12-04 | ソリツドステ−トリレ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62132423A JPS62132423A (ja) | 1987-06-15 |
| JPH0612874B2 true JPH0612874B2 (ja) | 1994-02-16 |
Family
ID=17534425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273921A Expired - Lifetime JPH0612874B2 (ja) | 1985-12-04 | 1985-12-04 | ソリツドステ−トリレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612874B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172813A (ja) * | 1986-01-25 | 1987-07-29 | Matsushita Electric Works Ltd | 半導体リレ−回路 |
| JP7374948B2 (ja) * | 2021-03-23 | 2023-11-07 | 株式会社東芝 | 半導体リレー装置 |
-
1985
- 1985-12-04 JP JP60273921A patent/JPH0612874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62132423A (ja) | 1987-06-15 |
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