JP2842188B2 - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、論理ゲートのスイッチ
ング素子として使われた場合、ホットキャリアの発生を
抑えることができ、その結果ホットキャリア起因信頼性
劣化を少なくできるＭＯＳトランジスタに関するもので
ある。
ング素子として使われた場合、ホットキャリアの発生を
抑えることができ、その結果ホットキャリア起因信頼性
劣化を少なくできるＭＯＳトランジスタに関するもので
ある。
【０００２】
【従来の技術】ＭＯＳトランジスタの微細化の進展にと
もない、ホットキャリアによるトランジスタ特性の劣化
が大きな問題となっている。この問題は、ＭＯＳトラン
ジスタのチャネル内電界からエネルギーを得たホットキ
ャリアがゲート酸化膜に注入され、ゲート酸化膜の変質
を招き、その結果ＭＯＳトランジスタの電流駆動力やし
きい値電圧などの特性を変化させるものである。その発
生機構については、例えば「応用物理」第５９巻、第３
号、３１０ページの小柳光正氏の解説記事「ＭＯＳデバ
イスのホットキャリア効果」（１９９０年）に詳しく述
べられている。そこに述べられているように、ホットキ
ャリアの発生量、ＭＯＳトランジスタ特性の変化量の両
方とも、ゲート電圧ＶG がドレイン電圧ＶD の約半分
（ＶG 〜ＶD／２）においてもっとも大きい。
もない、ホットキャリアによるトランジスタ特性の劣化
が大きな問題となっている。この問題は、ＭＯＳトラン
ジスタのチャネル内電界からエネルギーを得たホットキ
ャリアがゲート酸化膜に注入され、ゲート酸化膜の変質
を招き、その結果ＭＯＳトランジスタの電流駆動力やし
きい値電圧などの特性を変化させるものである。その発
生機構については、例えば「応用物理」第５９巻、第３
号、３１０ページの小柳光正氏の解説記事「ＭＯＳデバ
イスのホットキャリア効果」（１９９０年）に詳しく述
べられている。そこに述べられているように、ホットキ
ャリアの発生量、ＭＯＳトランジスタ特性の変化量の両
方とも、ゲート電圧ＶG がドレイン電圧ＶD の約半分
（ＶG 〜ＶD／２）においてもっとも大きい。
【０００３】従来、上記のホットキャリアの問題は、上
記解説記事にも述べられている、次のような方法で解決
されていた。
記解説記事にも述べられている、次のような方法で解決
されていた。
【０００４】１つは動作電圧を制限する方法である。動
作電圧を下げるとＭＯＳチャネル内電界が低下するた
め、ホットキャリアの発生を抑えることができる。そこ
で、ホットキャリアによる許容特性変化量を、例えば１
０年間でしきい値電圧にして１０ｍＶ以下、ドレイン電
流にして１０％以下と決め、そうなるように動作電圧を
下げるのである。
作電圧を下げるとＭＯＳチャネル内電界が低下するた
め、ホットキャリアの発生を抑えることができる。そこ
で、ホットキャリアによる許容特性変化量を、例えば１
０年間でしきい値電圧にして１０ｍＶ以下、ドレイン電
流にして１０％以下と決め、そうなるように動作電圧を
下げるのである。
【０００５】もう１つはＭＯＳチャネル内電界を緩和す
るためにＤＤＤ（二重ドレイン）あるいはＬＤＤ（低濃
度ドレイン）構造を採用する方法である。従来のＭＯＳ
トランジスタのドレイン構造では、チャネルのドレイン
近傍に局所的に高電界の領域が形成される。本方法では
それを防ぐために、ドレインとチャネルの間に低濃度の
拡張ドレインを形成し、電界の集中を緩和しようという
ものである。そのため、この構造のＭＯＳトランジスタ
は、上記の許容特性変化量を満たす動作電圧を、通常の
ドレイン構造のものより高くできる。
るためにＤＤＤ（二重ドレイン）あるいはＬＤＤ（低濃
度ドレイン）構造を採用する方法である。従来のＭＯＳ
トランジスタのドレイン構造では、チャネルのドレイン
近傍に局所的に高電界の領域が形成される。本方法では
それを防ぐために、ドレインとチャネルの間に低濃度の
拡張ドレインを形成し、電界の集中を緩和しようという
ものである。そのため、この構造のＭＯＳトランジスタ
は、上記の許容特性変化量を満たす動作電圧を、通常の
ドレイン構造のものより高くできる。
【０００６】
【発明が解決しようとする課題】上記のように従来の解
決方法は、ＭＯＳトランジスタの微細化を進める上で、
ある程度有効な方法であった。しかし、さらに微細化を
進めるためにはそれらだけでは十分ではない。上記第１
の方法は動作電圧を低下するため、ＭＯＳトランジスタ
性能の低下をもたらす。そのため、ＭＯＳトランジスタ
の微細化を進めても、大きな性能向上を望むことが難か
しい。上記第２の方法では電界緩和のための拡張ドレイ
ン領域に０．１μｍ程度必要である。そのため、ＭＯＳ
トランジスタのゲート長自体が０．１μｍ程度になる
と、この部分の抵抗や容量がＭＯＳトランジスタ性能に
重大な影響を及ぼす。上記のように拡張ドレインは通常
のドレインよりも低濃度のため、抵抗が大きく、その影
響は重大である。
決方法は、ＭＯＳトランジスタの微細化を進める上で、
ある程度有効な方法であった。しかし、さらに微細化を
進めるためにはそれらだけでは十分ではない。上記第１
の方法は動作電圧を低下するため、ＭＯＳトランジスタ
性能の低下をもたらす。そのため、ＭＯＳトランジスタ
の微細化を進めても、大きな性能向上を望むことが難か
しい。上記第２の方法では電界緩和のための拡張ドレイ
ン領域に０．１μｍ程度必要である。そのため、ＭＯＳ
トランジスタのゲート長自体が０．１μｍ程度になる
と、この部分の抵抗や容量がＭＯＳトランジスタ性能に
重大な影響を及ぼす。上記のように拡張ドレインは通常
のドレインよりも低濃度のため、抵抗が大きく、その影
響は重大である。
【０００７】本発明の目的は、ホットキャリアの発生を
抑えることのできる新しいＭＯＳトランジスタ構造を与
えることである。そして、その構造を従来の方法を組み
合わせることにより、０．１μｍ程度以下の微細なＭＯ
Ｓトランジスタの信頼性と性能の向上を可能にすること
である。
抑えることのできる新しいＭＯＳトランジスタ構造を与
えることである。そして、その構造を従来の方法を組み
合わせることにより、０．１μｍ程度以下の微細なＭＯ
Ｓトランジスタの信頼性と性能の向上を可能にすること
である。
【０００８】
【課題を解決するための手段】本発明は、単一の入力信
号線と接続されたゲート電極を有するＭＯＳトランジス
タにおいて、前記ゲート電極が前記入力信号線と接続す
る第１の導電体と前記第１の導電体よりも細く前記第１
の導電体を介して前記入力信号線と接続する第２の導電
体とで構成されており、前記第１の導電体と前記第２の
導電体間には前記第１の導電体と前記第２の導電体とが
接合してなるダイオードが形成されていることを特徴と
するＭＯＳトランジスタである。このＭＯＳトランジス
タは第１の導電体直下のチャネル領域と第２の導電体直
下のチャネル領域のしきい値電圧が異なるようにしてあ
ればより効果的である。また、第１の導電体として第１
導電型ポリシリコン、第２の導電体として第２導電型ポ
リシリコン、ダイオードとして前記両ポリシリコンの接
合ダイオードで構成されるＭＯＳトランジスタとすれ
ば、容易に実現できる。
号線と接続されたゲート電極を有するＭＯＳトランジス
タにおいて、前記ゲート電極が前記入力信号線と接続す
る第１の導電体と前記第１の導電体よりも細く前記第１
の導電体を介して前記入力信号線と接続する第２の導電
体とで構成されており、前記第１の導電体と前記第２の
導電体間には前記第１の導電体と前記第２の導電体とが
接合してなるダイオードが形成されていることを特徴と
するＭＯＳトランジスタである。このＭＯＳトランジス
タは第１の導電体直下のチャネル領域と第２の導電体直
下のチャネル領域のしきい値電圧が異なるようにしてあ
ればより効果的である。また、第１の導電体として第１
導電型ポリシリコン、第２の導電体として第２導電型ポ
リシリコン、ダイオードとして前記両ポリシリコンの接
合ダイオードで構成されるＭＯＳトランジスタとすれ
ば、容易に実現できる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１０】図１は、本発明のＭＯＳトランジスタを説
明するためのもので、その実施例の平面図（ａ）とこの
図のＢ−Ｂ’で切り開いた場合の断面図（ｂ）とＣ−
Ｃ’で切り開いた場合の断面図（ｃ）である。この図の
１０１はｐ型シリコン結晶基板、１０２、１０３はｎ型
ソースドレイン領域、１０４はゲート酸化膜、１０５は
フィールド酸化膜、１０６はゲート電極のコンタクトホ
ール、１０７、１０８はゲート電極を構成するｎ型ポリ
シリコンとｐ型ポリシリコン、１０９は層間絶縁膜、１
１０はソースドレイン領域のコンタクトホール、１１
１、１１２、１１３はアルミニウム配線層、をそれぞれ
示す。本実施例では、ｎ型ポリシリコン１０７とｐ型ポ
リシリコン１０８の間にｐｎ接合ダイオードが形成され
るため、コンタクトホール１０６（電気的接続部）を持
つｎ型ポリシリコン１０７、それに接続されたダイオー
ド、さらにこのダイオードに接続され１０７より細いｐ
型ポリシリコン１０８でもってゲート電極が構成され
る。またｎ型ポリシリコンとｐ型ポリシリコンでは基板
との仕事関数差が異なるため、１０７直下のチャネル部
と１０８直下のチャネル部では前者の方がしきい値電圧
が低い。
明するためのもので、その実施例の平面図（ａ）とこの
図のＢ−Ｂ’で切り開いた場合の断面図（ｂ）とＣ−
Ｃ’で切り開いた場合の断面図（ｃ）である。この図の
１０１はｐ型シリコン結晶基板、１０２、１０３はｎ型
ソースドレイン領域、１０４はゲート酸化膜、１０５は
フィールド酸化膜、１０６はゲート電極のコンタクトホ
ール、１０７、１０８はゲート電極を構成するｎ型ポリ
シリコンとｐ型ポリシリコン、１０９は層間絶縁膜、１
１０はソースドレイン領域のコンタクトホール、１１
１、１１２、１１３はアルミニウム配線層、をそれぞれ
示す。本実施例では、ｎ型ポリシリコン１０７とｐ型ポ
リシリコン１０８の間にｐｎ接合ダイオードが形成され
るため、コンタクトホール１０６（電気的接続部）を持
つｎ型ポリシリコン１０７、それに接続されたダイオー
ド、さらにこのダイオードに接続され１０７より細いｐ
型ポリシリコン１０８でもってゲート電極が構成され
る。またｎ型ポリシリコンとｐ型ポリシリコンでは基板
との仕事関数差が異なるため、１０７直下のチャネル部
と１０８直下のチャネル部では前者の方がしきい値電圧
が低い。
【００１１】図２は、図１のＭＯＳトランジスタを用い
て構成したインバータの等価回路図である。図の２０１
は電源、２０２は接地、２０３は入力端子、２０４は出
力端子、２０５は負荷素子、２０６は図１のＭＯＳトラ
ンジスタに相当する部分をそれぞれ表わす。なお、図１
のＭＯＳトランジスタに相当する部分２０６は、図のよ
うに、ｎ型ポリシリコン１０７直下のチャネル部に相当
するＭＯＳトランジスタ２０７、１０７と１０８の間に
構成されるｐｎ接合ダイオード２０８、ｐ型ポリシリコ
ン１０８直下のチャネル部に相当するＭＯＳトランジス
タ２０９から構成される回路と等価である。電源に正の
電圧（値をＶDDと表わす）を供給し、負荷素子２０５と
して抵抗かソースとゲートを短絡したデプレッション型
ＭＯＳトランジスタを使用した場合を想定する。
て構成したインバータの等価回路図である。図の２０１
は電源、２０２は接地、２０３は入力端子、２０４は出
力端子、２０５は負荷素子、２０６は図１のＭＯＳトラ
ンジスタに相当する部分をそれぞれ表わす。なお、図１
のＭＯＳトランジスタに相当する部分２０６は、図のよ
うに、ｎ型ポリシリコン１０７直下のチャネル部に相当
するＭＯＳトランジスタ２０７、１０７と１０８の間に
構成されるｐｎ接合ダイオード２０８、ｐ型ポリシリコ
ン１０８直下のチャネル部に相当するＭＯＳトランジス
タ２０９から構成される回路と等価である。電源に正の
電圧（値をＶDDと表わす）を供給し、負荷素子２０５と
して抵抗かソースとゲートを短絡したデプレッション型
ＭＯＳトランジスタを使用した場合を想定する。
【００１２】図３は図２のインバータが動作した場合の
入力端子２０３の電圧ＶG と出力端子２０４の電圧ＶD
の関係を示したものである。図２のＭＯＳトランジスタ
２０６を通常のＭＯＳトランジスタで置き換えた通常の
インバータの場合、その入力端子の電圧は図３の実線３
０１のように変化する。入力電圧ＶG が高くなる時、出
力電圧ＶD は出力端子に接続された負荷容量を放電する
時間分遅れて低くなり、逆にＶG が低くなる時、出力電
圧ＶD は負荷容量を充電する時間分遅れて高くなる。そ
のため入出力電圧の軌跡はＶG −ＶD 平面上３０１のよ
うな閉曲線になる。
入力端子２０３の電圧ＶG と出力端子２０４の電圧ＶD
の関係を示したものである。図２のＭＯＳトランジスタ
２０６を通常のＭＯＳトランジスタで置き換えた通常の
インバータの場合、その入力端子の電圧は図３の実線３
０１のように変化する。入力電圧ＶG が高くなる時、出
力電圧ＶD は出力端子に接続された負荷容量を放電する
時間分遅れて低くなり、逆にＶG が低くなる時、出力電
圧ＶD は負荷容量を充電する時間分遅れて高くなる。そ
のため入出力電圧の軌跡はＶG −ＶD 平面上３０１のよ
うな閉曲線になる。
【００１３】なおここでは簡単のため、図２のＭＯＳト
ランジスタ２０６を置き換えた通常のＭＯＳトランジス
タの寸法を「そのゲート長ＬはＭＯＳトランジスタ２０
９のゲート長と同じてあり、ゲート幅ＷはＷ／ＬがＭＯ
Ｓトランジスタ２０６と等価になる値」と仮定する。
ランジスタ２０６を置き換えた通常のＭＯＳトランジス
タの寸法を「そのゲート長ＬはＭＯＳトランジスタ２０
９のゲート長と同じてあり、ゲート幅ＷはＷ／ＬがＭＯ
Ｓトランジスタ２０６と等価になる値」と仮定する。
【００１４】図２のインバータの場合、ＶG が低電位か
ら高電位に変化する時の経路が図３の破線のようにな
る。破線３０２は入力端子電圧ＶG すなわちｎ型ポリシ
リコンゲート部のＭＯＳトランジスタ２０７のゲート電
圧と出力電圧ＶD の関係を、破線３０３はｐ型ポリシリ
コンゲート部のＭＯＳトランジスタ２０９のゲート電圧
ＶG ’と出力電圧ＶD の関係をそれぞれ示す。この場
合、まずＶG が上がり、ＭＯＳトランジスタ２０７が導
通する。しかし、そのゲート幅は小さいため、出力電圧
ＶD の低下は遅い。一方、ＶG ’は、ＭＯＳトランジス
タ２０９のゲート容量をダイオード２０８の逆方向電流
で充電する時間分遅れて上昇する。そのため、ＶG 、Ｖ
G ’、ＶD の軌跡は３０２、３０３のように２本に別れ
る。ＶG が高電位から低電位に変化する時にはＭＯＳト
ランジスタ２０９のゲート容量をダイオード２０８の順
方向電流で放電するため、ＶG ’はＶG に追随し、
ＶG 、ＶG’、ＶD の軌跡は重なり、３０１と同様にな
る。
ら高電位に変化する時の経路が図３の破線のようにな
る。破線３０２は入力端子電圧ＶG すなわちｎ型ポリシ
リコンゲート部のＭＯＳトランジスタ２０７のゲート電
圧と出力電圧ＶD の関係を、破線３０３はｐ型ポリシリ
コンゲート部のＭＯＳトランジスタ２０９のゲート電圧
ＶG ’と出力電圧ＶD の関係をそれぞれ示す。この場
合、まずＶG が上がり、ＭＯＳトランジスタ２０７が導
通する。しかし、そのゲート幅は小さいため、出力電圧
ＶD の低下は遅い。一方、ＶG ’は、ＭＯＳトランジス
タ２０９のゲート容量をダイオード２０８の逆方向電流
で充電する時間分遅れて上昇する。そのため、ＶG 、Ｖ
G ’、ＶD の軌跡は３０２、３０３のように２本に別れ
る。ＶG が高電位から低電位に変化する時にはＭＯＳト
ランジスタ２０９のゲート容量をダイオード２０８の順
方向電流で放電するため、ＶG ’はＶG に追随し、
ＶG 、ＶG’、ＶD の軌跡は重なり、３０１と同様にな
る。
【００１５】ところで「ホットキャリアの発生量、ＭＯ
Ｓトランジスタ特性の変化量の両方とも、ゲート電圧Ｖ
G がドレイン電圧ＶD の約半分（ＶG 〜ＶD ／２）にお
いてもっとも大きい」ことが知られている。すなわち、
図３の３０４で示すＶG ＝ＶD ／２の直線とＶG −ＶD
軌跡の交わる近辺領域において、ホットキャリアの影響
が大きい。図２のインバータの場合、この領域において
ＭＯＳトランジスタ２０７のドレイン電圧は曲線３０１
の場合よりも大きいが、ＭＯＳトランジスタ２０９のそ
れは小さい。ホットキャリアの発生原因であるチャネル
電界はドレイン電圧をゲート長で割った商に比例する。
そのため、ＭＯＳトランジスタ２０７のゲート長を適当
に大きくしておけば、この領域でＭＯＳトランジスタ２
０７、２０９のチャネル電界を上記の通常のインバータ
の通常のＭＯＳトランジスタのそれよりも小さくでき
る。以上のように、本実施例のＭＯＳトランジスタは、
上記の通常のＭＯＳトランジスタよりも、ホットキャリ
アの発生を抑えることができるという特徴を持つ。
Ｓトランジスタ特性の変化量の両方とも、ゲート電圧Ｖ
G がドレイン電圧ＶD の約半分（ＶG 〜ＶD ／２）にお
いてもっとも大きい」ことが知られている。すなわち、
図３の３０４で示すＶG ＝ＶD ／２の直線とＶG −ＶD
軌跡の交わる近辺領域において、ホットキャリアの影響
が大きい。図２のインバータの場合、この領域において
ＭＯＳトランジスタ２０７のドレイン電圧は曲線３０１
の場合よりも大きいが、ＭＯＳトランジスタ２０９のそ
れは小さい。ホットキャリアの発生原因であるチャネル
電界はドレイン電圧をゲート長で割った商に比例する。
そのため、ＭＯＳトランジスタ２０７のゲート長を適当
に大きくしておけば、この領域でＭＯＳトランジスタ２
０７、２０９のチャネル電界を上記の通常のインバータ
の通常のＭＯＳトランジスタのそれよりも小さくでき
る。以上のように、本実施例のＭＯＳトランジスタは、
上記の通常のＭＯＳトランジスタよりも、ホットキャリ
アの発生を抑えることができるという特徴を持つ。
【００１６】本発明のＭＯＳトランジスタが上記特徴を
持つことにとって、チャネル長の大きいＭＯＳトランジ
スタ２０７が先に導通して出力電圧ＶD を下げ、少し遅
れてＭＯＳトランジスタ２０９が導通することが重要で
ある。このような状況を実現するためには次の２点が重
要である。
持つことにとって、チャネル長の大きいＭＯＳトランジ
スタ２０７が先に導通して出力電圧ＶD を下げ、少し遅
れてＭＯＳトランジスタ２０９が導通することが重要で
ある。このような状況を実現するためには次の２点が重
要である。
【００１７】第１は、ダイオード２０８の逆方向電流に
よるＭＯＳトランジスタ２０９のゲート容量充電時間が
適当な値になることである。ＭＯＳトランジスタ２０９
のゲート容量が１〜１０ｆＦオーダ、インバータの動作
が０．１〜１ｎｓｅｃオーダの場合、ダイオード２０８
の逆方向抵抗が１０4 〜１０6 Ω程度であることが望ま
れる。図１の実施例のようにポリシリコンｐｎ接合ダイ
オードの場合、この値は比較的容易に得られる。
よるＭＯＳトランジスタ２０９のゲート容量充電時間が
適当な値になることである。ＭＯＳトランジスタ２０９
のゲート容量が１〜１０ｆＦオーダ、インバータの動作
が０．１〜１ｎｓｅｃオーダの場合、ダイオード２０８
の逆方向抵抗が１０4 〜１０6 Ω程度であることが望ま
れる。図１の実施例のようにポリシリコンｐｎ接合ダイ
オードの場合、この値は比較的容易に得られる。
【００１８】図２は、ＭＯＳトランジスタ２０７のしき
い値電圧がＭＯＳトランジスタ２０９のそれよりも低い
ことである。図１の実施例では、ＭＯＳトランジスタ２
０７のゲートがｎ型ポリシリコン、ＭＯＳトランジスタ
２０９のそれがｐ型ポリシリコンであり、仕事関数差の
関係でこの状況が実現されている。
い値電圧がＭＯＳトランジスタ２０９のそれよりも低い
ことである。図１の実施例では、ＭＯＳトランジスタ２
０７のゲートがｎ型ポリシリコン、ＭＯＳトランジスタ
２０９のそれがｐ型ポリシリコンであり、仕事関数差の
関係でこの状況が実現されている。
【００１９】図１の実施例のＭＯＳトランジスタの性能
を上記通常のＭＯＳトランジスタと比較した場合、実施
例の方が一部ゲート長の大きい部分があること、ＭＯＳ
トランジスタ２０９の導通が少し遅れることの２点で劣
る。しかしこれらは、ゲート長の大きい部分のゲート幅
を小さくする、ダイオード２０８の逆方向電流を適当な
値にするなどの設計の最適化によって十分に小さくでき
る。
を上記通常のＭＯＳトランジスタと比較した場合、実施
例の方が一部ゲート長の大きい部分があること、ＭＯＳ
トランジスタ２０９の導通が少し遅れることの２点で劣
る。しかしこれらは、ゲート長の大きい部分のゲート幅
を小さくする、ダイオード２０８の逆方向電流を適当な
値にするなどの設計の最適化によって十分に小さくでき
る。
【００２０】以上本発明のＭＯＳトランジスタの動作原
理を図１の実施例を用いて説明してきたが、その本質は
ゲート電極を２つに分け間にダイオードを配置すること
にある。この特徴があれば上記のホットキャリア影響を
受けにくいという特徴が得られる。そのため、本発明は
図１の構造に限ることはない。電極材料を変えたり、し
きい値電圧の調整をイオン注入でしたり、ＬＤＤ構造を
併用しても構わない。ただし、ｐ、ｎ型ポリシリコンを
使い分けることなどの図１実施例の特徴を利用すると、
本発明のＭＯＳトランジスタを容易に実現でき、ダイオ
ードの逆方向電流などを適応な値に設定でき、有利であ
る。
理を図１の実施例を用いて説明してきたが、その本質は
ゲート電極を２つに分け間にダイオードを配置すること
にある。この特徴があれば上記のホットキャリア影響を
受けにくいという特徴が得られる。そのため、本発明は
図１の構造に限ることはない。電極材料を変えたり、し
きい値電圧の調整をイオン注入でしたり、ＬＤＤ構造を
併用しても構わない。ただし、ｐ、ｎ型ポリシリコンを
使い分けることなどの図１実施例の特徴を利用すると、
本発明のＭＯＳトランジスタを容易に実現でき、ダイオ
ードの逆方向電流などを適応な値に設定でき、有利であ
る。
【００２１】
【発明の効果】以上説明してきたように、本発明のＭＯ
Ｓトランジスタでは、インバータ動作におけるＶG 〜Ｖ
D ／２近辺でのチャネル電界を通常のＭＯＳトランジス
タのそれよりも小さくできるため、ホットキャリアの発
生を抑えることができ、その結果ホットキャリア起因信
頼性劣化を少なくできる。
Ｓトランジスタでは、インバータ動作におけるＶG 〜Ｖ
D ／２近辺でのチャネル電界を通常のＭＯＳトランジス
タのそれよりも小さくできるため、ホットキャリアの発
生を抑えることができ、その結果ホットキャリア起因信
頼性劣化を少なくできる。
【図１】本発明のＭＯＳトランジスタを説明するための
もので、その実施例の平面図（ａ）とこの図のＢ−Ｂ’
で切り開いた場合の断面図（ｂ）とＣ−Ｃ’で切り開い
た場合の断面図（ｃ）である。
もので、その実施例の平面図（ａ）とこの図のＢ−Ｂ’
で切り開いた場合の断面図（ｂ）とＣ−Ｃ’で切り開い
た場合の断面図（ｃ）である。
【図２】図１のＭＯＳトランジスタを用いて構成したイ
ンバータの等価回路図である。
ンバータの等価回路図である。
【図３】図２のインバータが動作した場合の入力端子２
０３の電圧ＶG と出力端子２０４の電圧ＶD の関係を示
したものである。
０３の電圧ＶG と出力端子２０４の電圧ＶD の関係を示
したものである。
１０４ ゲート酸化膜 １０６ コンタクトホール １０７ ｎ型ポリシリコン １０８ ｐ型ポリシリコン
Claims (3)
- 【請求項１】 単一の入力信号線と接続されたゲート電
極を有するＭＯＳトランジスタにおいて、前記ゲート電
極が前記入力信号線と接続する第１の導電体と前記第１
の導電体よりも細く前記第１の導電体を介して前記入力
信号線と接続する第２の導電体とで構成されており、前
記第１の導電体と前記第２の導電体間には前記第１の導
電体と前記第２の導電体とが接合してなるダイオードが
形成されていることを特徴とするＭＯＳトランジスタ。 - 【請求項２】 前記第１の導電体直下のチャネル領域と
前記第２の導電体直下のチャネル領域のしきい値電圧が
異なることを特徴とする請求項１記載のＭＯＳトランジ
スタ。 - 【請求項３】 前記第１の導電体が第１導電型ポリシリ
コン、前記第２の導電体が第２導電型ポリシリコン、前
記ダイオードが前記両ポリシリコンの接合ダイオードで
構成されることを特徴とする請求項１または２記載のＭ
ＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326656A JP2842188B2 (ja) | 1993-12-24 | 1993-12-24 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326656A JP2842188B2 (ja) | 1993-12-24 | 1993-12-24 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183497A JPH07183497A (ja) | 1995-07-21 |
| JP2842188B2 true JP2842188B2 (ja) | 1998-12-24 |
Family
ID=18190212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326656A Expired - Lifetime JP2842188B2 (ja) | 1993-12-24 | 1993-12-24 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842188B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134381A (en) * | 1976-05-04 | 1977-11-10 | Nec Corp | Multiinput insulated gate type field effect transistor |
-
1993
- 1993-12-24 JP JP5326656A patent/JP2842188B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183497A (ja) | 1995-07-21 |
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