JPH0231506B2 - - Google Patents
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- JPH0231506B2 JPH0231506B2 JP56198693A JP19869381A JPH0231506B2 JP H0231506 B2 JPH0231506 B2 JP H0231506B2 JP 56198693 A JP56198693 A JP 56198693A JP 19869381 A JP19869381 A JP 19869381A JP H0231506 B2 JPH0231506 B2 JP H0231506B2
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- NMFHJNAPXOMSRX-PUPDPRJKSA-N [(1r)-3-(3,4-dimethoxyphenyl)-1-[3-(2-morpholin-4-ylethoxy)phenyl]propyl] (2s)-1-[(2s)-2-(3,4,5-trimethoxyphenyl)butanoyl]piperidine-2-carboxylate Chemical compound C([C@@H](OC(=O)[C@@H]1CCCCN1C(=O)[C@@H](CC)C=1C=C(OC)C(OC)=C(OC)C=1)C=1C=C(OCCN2CCOCC2)C=CC=1)CC1=CC=C(OC)C(OC)=C1 NMFHJNAPXOMSRX-PUPDPRJKSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Description
【発明の詳細な説明】
本発明は集積半導体回路に関し、さらに具体的
には高電圧の結果として生ずる接合破壊、スナツ
プ・バツク／サステイン電圧及び酸化物絶縁体へ
の熱い電子の注入の問題を克服することによつ
て、比較的高い（20〜25ボルト）電圧をスイツチ
しうる電界効果トランジスタ（以下FETと呼ぶ）
反転回路に関する。
には高電圧の結果として生ずる接合破壊、スナツ
プ・バツク／サステイン電圧及び酸化物絶縁体へ
の熱い電子の注入の問題を克服することによつ
て、比較的高い（20〜25ボルト）電圧をスイツチ
しうる電界効果トランジスタ（以下FETと呼ぶ）
反転回路に関する。
本発明の背景
集積回路、特にFET装置の増大する応用は必
然的に、対立する問題点の妥協を生じることにな
つた。主な問題点は論理回路の密度及び速度の最
適化であり、これらの基準に基づく装置の幾何学
形状の代表的な最適化は必然的に他のパラメータ
の犠性を伴なう。１つの特定のパラメータは破壊
電圧である。ある応用ではFETの破壊電圧の低
下が障害になる。代表的例は電気的に変更可能な
読取り専用メモリ（EAROS）である。メモリ配
列体をプログラムし消去するためには、高電圧を
配列体の特定のノードに選択的に加える必要があ
る。相対的用語である「高い」はすべてのFET
装置、特に密度及び速度の増大を最適化した装置
との関連において考慮しなければならない。この
型の技法される装置の場合には15ボルトは高い電
圧と見なされ、問題なく20〜25ボルトは高い電圧
である。しかし装置の電圧を増大させるための解
決法は、もしこれらの解決法を具体化するために
使用されるプロセスが関連回路を具体化するため
の手段と適合せず、そして、例えば別個のオフ・
チツプ装置を必要とするような場合は、比較的受
入れがたいものとなる。従つて、高い破壊電圧の
問題に対する解決法は基本的FET技法と両立可
能でなければならず、そして相対的に高い電圧を
許容しうる回路と比較的高速度で高密度の回路と
を同一チツプ上に製造可能でなければならない。
然的に、対立する問題点の妥協を生じることにな
つた。主な問題点は論理回路の密度及び速度の最
適化であり、これらの基準に基づく装置の幾何学
形状の代表的な最適化は必然的に他のパラメータ
の犠性を伴なう。１つの特定のパラメータは破壊
電圧である。ある応用ではFETの破壊電圧の低
下が障害になる。代表的例は電気的に変更可能な
読取り専用メモリ（EAROS）である。メモリ配
列体をプログラムし消去するためには、高電圧を
配列体の特定のノードに選択的に加える必要があ
る。相対的用語である「高い」はすべてのFET
装置、特に密度及び速度の増大を最適化した装置
との関連において考慮しなければならない。この
型の技法される装置の場合には15ボルトは高い電
圧と見なされ、問題なく20〜25ボルトは高い電圧
である。しかし装置の電圧を増大させるための解
決法は、もしこれらの解決法を具体化するために
使用されるプロセスが関連回路を具体化するため
の手段と適合せず、そして、例えば別個のオフ・
チツプ装置を必要とするような場合は、比較的受
入れがたいものとなる。従つて、高い破壊電圧の
問題に対する解決法は基本的FET技法と両立可
能でなければならず、そして相対的に高い電圧を
許容しうる回路と比較的高速度で高密度の回路と
を同一チツプ上に製造可能でなければならない。
代表的FET装置は、１つの導電型の半導体基
板に形成され、チヤネルによつて分離された他の
導電型の２つの拡散領域を含む。チヤネルは装置
がエンハンスメント・モードであるか、もしくは
デプレツシヨン・モードであるかに依存して不純
物のインプラントを含んだり、含まなかつたりす
る。絶縁ゲートがチヤネル上に存在し、ゲートに
印加される電圧がチヤネルに流れる電流を調節す
るのに使用される。集積回路技法においては、
FET装置は共通の拡散領域を共有する。FET装
置の電圧処理能力の１つの限界は接合端近くの曲
線状の領域における大きな電界によつて生じるＰ
−Ｎ接合破壊である。従来技法においては、この
ような破壊特性は（ある制限された範囲内で）制
御できることが知られている。例えば、A.F.
Grove著“Physics and Technology of
Semiconductor Devices”第10章、Wiley社、
New York、1967年刊を参照されたい。この制
限された制御は局所電界を変更するように他のゲ
ート、ゲート状構造体もしくはシールドを設ける
ことによつて行われる。
板に形成され、チヤネルによつて分離された他の
導電型の２つの拡散領域を含む。チヤネルは装置
がエンハンスメント・モードであるか、もしくは
デプレツシヨン・モードであるかに依存して不純
物のインプラントを含んだり、含まなかつたりす
る。絶縁ゲートがチヤネル上に存在し、ゲートに
印加される電圧がチヤネルに流れる電流を調節す
るのに使用される。集積回路技法においては、
FET装置は共通の拡散領域を共有する。FET装
置の電圧処理能力の１つの限界は接合端近くの曲
線状の領域における大きな電界によつて生じるＰ
−Ｎ接合破壊である。従来技法においては、この
ような破壊特性は（ある制限された範囲内で）制
御できることが知られている。例えば、A.F.
Grove著“Physics and Technology of
Semiconductor Devices”第10章、Wiley社、
New York、1967年刊を参照されたい。この制
限された制御は局所電界を変更するように他のゲ
ート、ゲート状構造体もしくはシールドを設ける
ことによつて行われる。
高電圧をスイツチする際に問題としなければな
らない第２の問題点はスナツプ・バツク（Snap
−back）又はサステイン（sustain）と呼ばれる
現象である。FET装置のドレイン−基板接合が
アバランシエ破壊電圧近くにバイアスされ、ゲー
トに低電圧が印加されている場合、ドレイン電圧
のわずかな上昇によりドレイン−基板接合が破壊
を生じてソースに電荷を注入し、そしてドレイン
−基板−ソースをコレクタ−ベース−エミツタと
するバイポーラ作用により、ドレイン−ソース間
に導電路を形成する（スナツプ・バツク）。同様
の現象は、ドレイン−基板接合がアバランシエ破
壊電圧近くにバイアスされ、ゲートに高電圧が印
加された場合にも生じうる。もし、高いドレイン
電圧及び高いゲート電圧のもとに電子が基板に注
入されて基板電位が高められると、基板−ソース
接合が順バイアスされ、ドレイン−ソース間にバ
イポーラ作用による導電路を形成する（サステイ
ン）。スナツプ・バツク／サステイン現象が生じ
た場合は、ドレイン電圧はソースに対してクラン
プされ、ゲート電圧によつてドレイン電流を制御
することができなきなる。サステイン電圧は、ゲ
ートによるドレイン電流制御機能を失わずに任意
のゲート電圧においてドレインに印加できる最大
ドレイン電圧である。従来技法によれば、このよ
うなサステイン電圧の問題は、チヤネル長を増大
するかチヤネル幅を減少することによつて軽減で
きることが示されているが、この方法による制御
には限界がある。
らない第２の問題点はスナツプ・バツク（Snap
−back）又はサステイン（sustain）と呼ばれる
現象である。FET装置のドレイン−基板接合が
アバランシエ破壊電圧近くにバイアスされ、ゲー
トに低電圧が印加されている場合、ドレイン電圧
のわずかな上昇によりドレイン−基板接合が破壊
を生じてソースに電荷を注入し、そしてドレイン
−基板−ソースをコレクタ−ベース−エミツタと
するバイポーラ作用により、ドレイン−ソース間
に導電路を形成する（スナツプ・バツク）。同様
の現象は、ドレイン−基板接合がアバランシエ破
壊電圧近くにバイアスされ、ゲートに高電圧が印
加された場合にも生じうる。もし、高いドレイン
電圧及び高いゲート電圧のもとに電子が基板に注
入されて基板電位が高められると、基板−ソース
接合が順バイアスされ、ドレイン−ソース間にバ
イポーラ作用による導電路を形成する（サステイ
ン）。スナツプ・バツク／サステイン現象が生じ
た場合は、ドレイン電圧はソースに対してクラン
プされ、ゲート電圧によつてドレイン電流を制御
することができなきなる。サステイン電圧は、ゲ
ートによるドレイン電流制御機能を失わずに任意
のゲート電圧においてドレインに印加できる最大
ドレイン電圧である。従来技法によれば、このよ
うなサステイン電圧の問題は、チヤネル長を増大
するかチヤネル幅を減少することによつて軽減で
きることが示されているが、この方法による制御
には限界がある。
FETにおいて高電圧をスイツチする際のさら
に他の問題点は、ゲートの下の酸化物に注入され
る電荷によつて生ずる。さらに具体的には、過剰
な電圧によつて生ずる十分に高い電界の作用によ
り、熱い電子が酸化物へ注入され、装置パラメー
タの変化を生ずる捕獲電荷を生ずる。
に他の問題点は、ゲートの下の酸化物に注入され
る電荷によつて生ずる。さらに具体的には、過剰
な電圧によつて生ずる十分に高い電界の作用によ
り、熱い電子が酸化物へ注入され、装置パラメー
タの変化を生ずる捕獲電荷を生ずる。
従つて本発明の１つの目的は高い電圧を許容し
得るFET反転回路を与えることにある。
得るFET反転回路を与えることにある。
本発明の他の目的は通常のFET回路と共に同
一チツプ中に組込むことができる高電圧FET反
転回路を与えることにある。
一チツプ中に組込むことができる高電圧FET反
転回路を与えることにある。
本発明の他の目的はＰ−Ｎ接合破壊に対して有
効な制御を示し、スナツプ・バツク／サステイン
現象の問題を軽減し、熱い電子の注入を生じな
い、高電圧をスイツチングするためのFET反転
回路を与えることにある。
効な制御を示し、スナツプ・バツク／サステイン
現象の問題を軽減し、熱い電子の注入を生じな
い、高電圧をスイツチングするためのFET反転
回路を与えることにある。
本発明はFET回路を製造するために通常使用
されるプロセスと両立可能で、従つて他の通常の
FET回路と同一のチツプに組込むことができる
ような高電圧FET反転回路を提供するものであ
る。
されるプロセスと両立可能で、従つて他の通常の
FET回路と同一のチツプに組込むことができる
ような高電圧FET反転回路を提供するものであ
る。
本発明の第１の態様では、高電圧FET反転回
路は供給電圧と基準電圧との間に直列に接続され
た第１及び第２のFET（例えば第２Ａ図及び第２
Ｂ図のＱ１及びＱ２）を有する。第２のFETQ２
のゲートは入力信号を受取る第１の端子VINに接
続され、第１のFETQ１のソース領域及び第２の
FETQ２のドレイン領域の共通ノードは入力端子
の反転信号を発生する第２の端子VOUTに接続さ
れる。第１のFETQ１は、そのドレイン領域を取
囲み、上記供給電圧に実質的に等しい電圧に接続
されたドレイン・シールド手段１０、及びそのソ
ース領域を取囲むソース・シールド手段１１、を
有する。第２のFETQ２は、そのドレイン領域を
取囲むドレイン・シールド手段１１を有する。第
２のFETQ２のチヤネルの一部はデプレツシヨ
ン・チヤネル１８として形成されており、第２の
FETQ２のドレイン・シールド手段１１は、上記
デプレツシヨン・チヤネル１８の上を通つてお
り、そして、第１のFETQ１のソース・シールド
手段１１、第２のFETQ２のドレイン・シールド
手段１１及び第２の端子VOUTは共通に接続され
ている。
路は供給電圧と基準電圧との間に直列に接続され
た第１及び第２のFET（例えば第２Ａ図及び第２
Ｂ図のＱ１及びＱ２）を有する。第２のFETQ２
のゲートは入力信号を受取る第１の端子VINに接
続され、第１のFETQ１のソース領域及び第２の
FETQ２のドレイン領域の共通ノードは入力端子
の反転信号を発生する第２の端子VOUTに接続さ
れる。第１のFETQ１は、そのドレイン領域を取
囲み、上記供給電圧に実質的に等しい電圧に接続
されたドレイン・シールド手段１０、及びそのソ
ース領域を取囲むソース・シールド手段１１、を
有する。第２のFETQ２は、そのドレイン領域を
取囲むドレイン・シールド手段１１を有する。第
２のFETQ２のチヤネルの一部はデプレツシヨ
ン・チヤネル１８として形成されており、第２の
FETQ２のドレイン・シールド手段１１は、上記
デプレツシヨン・チヤネル１８の上を通つてお
り、そして、第１のFETQ１のソース・シールド
手段１１、第２のFETQ２のドレイン・シールド
手段１１及び第２の端子VOUTは共通に接続され
ている。
本発明の第１の態様によるFET反転回路は次
の利点を有する。即ち、第２のFETQ２が導通の
時は第１のFETQ１のドレインに高電圧が加わ
り、第２のFETが非導通の時は第２のFETのド
レインに高電圧が加わり、接合破壊の問題を生じ
る可能性がある。しかし、第１のFETのドレイ
ン・シールドは常時供給電圧にバイアスされてお
り、また、第２のFETが非導通の時は第２の
FETのドレイン・シールド及び第１のFETのソ
ース・シールドが第２の端子に現われる高レベル
電圧によつてバイアスされるから、第１及び第２
のFETの実効ゲート・バイアス電圧が高められ、
結果として、接合破壊電圧が高められる。各シー
ルドは、このシールドが保護しているソース／ド
レイン拡散領域と実質的に同じ電位にあり、従つ
てシールドと拡散領域とを分離する絶縁層にかか
る電界は実質的に０となり、この絶縁層への熱い
電子の注入が防止される。また、シールドは拡散
領域を取囲んでおり、拡散領域とフイールド領域
との間の基板表面に反転領域を形成する。この反
転領域と基板との接合によつて形成される空乏領
域は反転領域に広がり、拡散領域とフイールド領
域の基板表面部とを分離し、基板表面部分で生じ
うる接合破壊を抑制する。
の利点を有する。即ち、第２のFETQ２が導通の
時は第１のFETQ１のドレインに高電圧が加わ
り、第２のFETが非導通の時は第２のFETのド
レインに高電圧が加わり、接合破壊の問題を生じ
る可能性がある。しかし、第１のFETのドレイ
ン・シールドは常時供給電圧にバイアスされてお
り、また、第２のFETが非導通の時は第２の
FETのドレイン・シールド及び第１のFETのソ
ース・シールドが第２の端子に現われる高レベル
電圧によつてバイアスされるから、第１及び第２
のFETの実効ゲート・バイアス電圧が高められ、
結果として、接合破壊電圧が高められる。各シー
ルドは、このシールドが保護しているソース／ド
レイン拡散領域と実質的に同じ電位にあり、従つ
てシールドと拡散領域とを分離する絶縁層にかか
る電界は実質的に０となり、この絶縁層への熱い
電子の注入が防止される。また、シールドは拡散
領域を取囲んでおり、拡散領域とフイールド領域
との間の基板表面に反転領域を形成する。この反
転領域と基板との接合によつて形成される空乏領
域は反転領域に広がり、拡散領域とフイールド領
域の基板表面部とを分離し、基板表面部分で生じ
うる接合破壊を抑制する。
スイツチ可能な電圧の範囲は、本発明のもう１
つの態様によつて更に拡大することができる。こ
の態様による高電圧FET反転回路は、供給電圧
と基準電圧との間に直列にせつぞくされた第１、
第２のデプレツシヨン・モード（例えば、第３図
のＱ３，Ｑ４）及び第３、第４のエンハンスメン
ト・モードのFETQ５，Ｑ６を有する。第４の
FETQ６のゲートは入力信号を受取る第１の端子
VINに接続され、第２のFETQ４のソース領域及
び第３のFETQ５のドレイン領域の共通ノードは
入力信号の反転信号を発生する第２の端子VOUT
に接続される。第１及び第２のFETは、これら
のドレイン領域を個別に取囲むドレイン・シール
ド手段、及びこれらのソース領域を個別に取囲む
ソース・シールド手段を有する。第３のFETは
そのドレイン領域を取囲むドレイン・シールド手
段を有する。第１のFETのドレイン・シールド
手段、ソース・シールド手段及びゲートは第１の
FETのソース領域に共通に接続され、第２の
FETのドレイン・シールド手段、ソース・シー
ルド手段及びゲートは第２のFETのソース領域
に共通に接続される。第３のFETのゲートは上
記供給電圧と基準電圧の中間の電圧に接続され且
つ第３のFETのドレイン・シールド手段に共通
に接続されている。
つの態様によつて更に拡大することができる。こ
の態様による高電圧FET反転回路は、供給電圧
と基準電圧との間に直列にせつぞくされた第１、
第２のデプレツシヨン・モード（例えば、第３図
のＱ３，Ｑ４）及び第３、第４のエンハンスメン
ト・モードのFETQ５，Ｑ６を有する。第４の
FETQ６のゲートは入力信号を受取る第１の端子
VINに接続され、第２のFETQ４のソース領域及
び第３のFETQ５のドレイン領域の共通ノードは
入力信号の反転信号を発生する第２の端子VOUT
に接続される。第１及び第２のFETは、これら
のドレイン領域を個別に取囲むドレイン・シール
ド手段、及びこれらのソース領域を個別に取囲む
ソース・シールド手段を有する。第３のFETは
そのドレイン領域を取囲むドレイン・シールド手
段を有する。第１のFETのドレイン・シールド
手段、ソース・シールド手段及びゲートは第１の
FETのソース領域に共通に接続され、第２の
FETのドレイン・シールド手段、ソース・シー
ルド手段及びゲートは第２のFETのソース領域
に共通に接続される。第３のFETのゲートは上
記供給電圧と基準電圧の中間の電圧に接続され且
つ第３のFETのドレイン・シールド手段に共通
に接続されている。
本発明の第２の態様によるFET反転回路にお
いても、ソース／ドレイン拡散領域を取囲み且つ
ゲートに接続されたシールドは接合破壊を有効に
防止する。また、出力が低レベルの時は１対のデ
プレツシヨン・モードFETが電圧分割器として
働き、出力が高レベルの時は１対のエンハンスメ
ント・モードFETが電圧分割器として働くから、
各FETに加えられる電圧が減少し、従つて、接
合破壊を生じることなく一層大きな電圧をスイツ
チすることができる。第２の態様では、各FET
のシールドは関連するゲートに結合され、これと
同電位にあるから、シールド−ゲート間の電位差
による熱い電子の注入は生じない。
いても、ソース／ドレイン拡散領域を取囲み且つ
ゲートに接続されたシールドは接合破壊を有効に
防止する。また、出力が低レベルの時は１対のデ
プレツシヨン・モードFETが電圧分割器として
働き、出力が高レベルの時は１対のエンハンスメ
ント・モードFETが電圧分割器として働くから、
各FETに加えられる電圧が減少し、従つて、接
合破壊を生じることなく一層大きな電圧をスイツ
チすることができる。第２の態様では、各FET
のシールドは関連するゲートに結合され、これと
同電位にあるから、シールド−ゲート間の電位差
による熱い電子の注入は生じない。
第１Ａ図は従来の反転回路の概略図である。
第１Ａ図はドレイン端子が供給電圧VDに接続
され、ソースがエンハンスメント・モード
FETQAのドレインに直列に接続されたデプレツ
シヨン・モードFETQLを有する従来の反転回路
を示している。FETQAのソースは大地に接続さ
れている。入力端子はQAのゲートに接続され、
出力端子はQLのゲートに接続され、QLのゲート
はQLのソース及びQAのドレインの共通接続点に
接続されている。通常の動作では、高入力電圧は
QAを導電状態にバイアスし、出力端子を低レベ
ルにする。この状態はQLのドレインにＰ−Ｎ接
合破壊の問題を生じる可能性がある。他方、入力
が低レベルにある時は出力端子は供給電圧にあ
り、この時はQAのドレインにＰ−Ｎ接合破壊の
問題を与える可能性がある。
され、ソースがエンハンスメント・モード
FETQAのドレインに直列に接続されたデプレツ
シヨン・モードFETQLを有する従来の反転回路
を示している。FETQAのソースは大地に接続さ
れている。入力端子はQAのゲートに接続され、
出力端子はQLのゲートに接続され、QLのゲート
はQLのソース及びQAのドレインの共通接続点に
接続されている。通常の動作では、高入力電圧は
QAを導電状態にバイアスし、出力端子を低レベ
ルにする。この状態はQLのドレインにＰ−Ｎ接
合破壊の問題を生じる可能性がある。他方、入力
が低レベルにある時は出力端子は供給電圧にあ
り、この時はQAのドレインにＰ−Ｎ接合破壊の
問題を与える可能性がある。
第１Ｂ図はＰ−Ｎ接合破壊電圧BVP-N対ゲート
電圧の曲線を示し、そして０ゲート電圧において
は破壊電圧が正のゲート電圧における破壊電圧よ
りも低くなることを示している。第２Ａ図及び第
２Ｂ図は夫々本発明の１実施例の概略図及びこれ
に対応する集積回路の側面図を示している。
電圧の曲線を示し、そして０ゲート電圧において
は破壊電圧が正のゲート電圧における破壊電圧よ
りも低くなることを示している。第２Ａ図及び第
２Ｂ図は夫々本発明の１実施例の概略図及びこれ
に対応する集積回路の側面図を示している。
第２Ａ図を先ず参照するに、直列に接続された
FET Ｑ１およひＱ２の対は供給電圧VDと基準電
圧、例えば大地電位の間に接続されている。出力
はＱ１のソース及びＱ２のドレインに共通な出力
端子VOUTから取出される。入力端子VINはＱ２の
ゲートに接続されており、Ｑ１のゲートはＱ１の
ソース・シールド導体に接続されている。Ｑ１の
ソース・シールド導体はＱ２のドレイン・シール
ド導体と電位が同一であり、第２Ａ図にシールド
と記されている。Ｑ１のソース・シールド及びＱ
２のドレイン・シールドは出力端子VOUTに共通
に接続されている。Ｑ１に対するドレイン・シー
ルド（同様にシールドと記されている）はVDに
実質的に等しい電圧即ちVDに接続される。第２
Ａ図の回路を具体化した装置の幾何学形状の側面
図は第２Ｂ図に示されている。図示されている如
くFET Ｑ１及びＱ２はP-基板２０中にN+が拡
散された領域１３−１５によつて具体化される。
Ｑ１のドレイン１５はチヤネルによつてＱ１のソ
ース１４から分離されており、不純物がインプラ
ントされたチヤネル１７はＱ１をデプレツシヨン
装置にしている。Ｑ１はゲート１１を含み、さら
に２重ポリシリコン・プロセスによつてドレイン
拡散領域１５を完全に取囲むように設けられた電
極即ちドレイン・シールド１０を含む。
FET Ｑ１およひＱ２の対は供給電圧VDと基準電
圧、例えば大地電位の間に接続されている。出力
はＱ１のソース及びＱ２のドレインに共通な出力
端子VOUTから取出される。入力端子VINはＱ２の
ゲートに接続されており、Ｑ１のゲートはＱ１の
ソース・シールド導体に接続されている。Ｑ１の
ソース・シールド導体はＱ２のドレイン・シール
ド導体と電位が同一であり、第２Ａ図にシールド
と記されている。Ｑ１のソース・シールド及びＱ
２のドレイン・シールドは出力端子VOUTに共通
に接続されている。Ｑ１に対するドレイン・シー
ルド（同様にシールドと記されている）はVDに
実質的に等しい電圧即ちVDに接続される。第２
Ａ図の回路を具体化した装置の幾何学形状の側面
図は第２Ｂ図に示されている。図示されている如
くFET Ｑ１及びＱ２はP-基板２０中にN+が拡
散された領域１３−１５によつて具体化される。
Ｑ１のドレイン１５はチヤネルによつてＱ１のソ
ース１４から分離されており、不純物がインプラ
ントされたチヤネル１７はＱ１をデプレツシヨン
装置にしている。Ｑ１はゲート１１を含み、さら
に２重ポリシリコン・プロセスによつてドレイン
拡散領域１５を完全に取囲むように設けられた電
極即ちドレイン・シールド１０を含む。
同様に、FET Ｑ２はドレイン拡散領域１４、
ソース拡散領域１３及びこれらを分離する領域に
あるチヤネルで具体化される。FET Ｑ２はゲー
ト１２を含み、また、同じ２重ポリシリコン・プ
ロセスにより形成された、第２のゲート状構造体
即ちＱ１のゲート１１と実質的に一体であるシー
ルド１１を有する。シールド１１は、シールド１
０と同様に、Ｑ１のソースでありＱ２のドレイン
でもある拡散領域１４を完全に取囲んでいる。Ｑ
２のチヤネルは後述する理由のため、不純物イン
プラント領域１８を含む。従つてＱ２のチヤネル
はチヤネルの一部でデプレツシヨン特性を示す。
ソース拡散領域１３及びこれらを分離する領域に
あるチヤネルで具体化される。FET Ｑ２はゲー
ト１２を含み、また、同じ２重ポリシリコン・プ
ロセスにより形成された、第２のゲート状構造体
即ちＱ１のゲート１１と実質的に一体であるシー
ルド１１を有する。シールド１１は、シールド１
０と同様に、Ｑ１のソースでありＱ２のドレイン
でもある拡散領域１４を完全に取囲んでいる。Ｑ
２のチヤネルは後述する理由のため、不純物イン
プラント領域１８を含む。従つてＱ２のチヤネル
はチヤネルの一部でデプレツシヨン特性を示す。
第２Ａ図を参照するに、Ｑ２のゲートに印加さ
れる入力電圧が低電圧状態にあり、出力VOUTが
高レベルの時、Ｑ２のドレイン及びＱ１のソース
は高レベルの電圧を受取るが、シールド１１も高
レベルの電圧を受取り、Ｑ２の実効ゲート・バイ
アス電圧を高める。従つて、Ｑ２のドレインのＰ
−Ｎ接合破壊電圧は第１Ｂ図に示された曲線に従
つて上昇する。同様に、入力電圧が高電圧状態に
あり、VOUTが低レベルの時は、Ｑ１のドレイン
に高レベルの電圧が加えられるが、シールド１０
は供給電圧VDに実質的に等しい電圧に接続され
ているから、Ｑ１の実効ゲート・バイアス電圧が
高められ、Ｑ１のドレインに関するＰ−Ｎ接合破
壊電圧を上昇させる。従つて、Ｑ１，Ｑ２におい
てＰ−Ｎ接合破壊が生じる可能性が減少する、換
言すれば、回路の電圧スイツチ能力が高められ
る。
れる入力電圧が低電圧状態にあり、出力VOUTが
高レベルの時、Ｑ２のドレイン及びＱ１のソース
は高レベルの電圧を受取るが、シールド１１も高
レベルの電圧を受取り、Ｑ２の実効ゲート・バイ
アス電圧を高める。従つて、Ｑ２のドレインのＰ
−Ｎ接合破壊電圧は第１Ｂ図に示された曲線に従
つて上昇する。同様に、入力電圧が高電圧状態に
あり、VOUTが低レベルの時は、Ｑ１のドレイン
に高レベルの電圧が加えられるが、シールド１０
は供給電圧VDに実質的に等しい電圧に接続され
ているから、Ｑ１の実効ゲート・バイアス電圧が
高められ、Ｑ１のドレインに関するＰ−Ｎ接合破
壊電圧を上昇させる。従つて、Ｑ１，Ｑ２におい
てＰ−Ｎ接合破壊が生じる可能性が減少する、換
言すれば、回路の電圧スイツチ能力が高められ
る。
Ｑ２のチヤネルの一部はデプレツシヨン・チヤ
ネルとして形成されており、入力電圧が高レベル
になる時、出力VOUTからＱ２のソースへの導電
チヤネルを維持するように働く。もしＱ２が完全
にエンハンスメント・チヤネルならば、出力の低
レベルはエンハンスメント・モードFETの閾値
電圧１つ分だけ大地電圧よりも高い電圧に制限さ
れる。
ネルとして形成されており、入力電圧が高レベル
になる時、出力VOUTからＱ２のソースへの導電
チヤネルを維持するように働く。もしＱ２が完全
にエンハンスメント・チヤネルならば、出力の低
レベルはエンハンスメント・モードFETの閾値
電圧１つ分だけ大地電圧よりも高い電圧に制限さ
れる。
シールドは、このシールドが保護している拡散
領域の電圧に実質的に等しい電圧に結合されてい
るから、シールドと拡散領域とを分離する薄い酸
化物層にまたがる電界は実質的に０であり、従つ
て、この薄い酸化物層に高電界が加えられるのを
防止する。
領域の電圧に実質的に等しい電圧に結合されてい
るから、シールドと拡散領域とを分離する薄い酸
化物層にまたがる電界は実質的に０であり、従つ
て、この薄い酸化物層に高電界が加えられるのを
防止する。
シールドは拡散領域を完全に取囲んでおり、例
えばＱ１のドレイン領域１５を取囲むドレイン・
シールド１０は基板表面にＮ型反転領域１６を形
成する。Ｎ型反転領域１６とＰ型基板２０との接
合によつて形成される空乏領域は反転領域１６に
広がり、ドレイン領域１５と、酸化物分離領域
ROIが形成されているフイールド領域の基板表面
部分とを分離するように働く。即ち、空乏領域は
ドレイン領域１５とフイールド領域の基板表面部
分との間にＰ−Ｎ接合が形成されるのを防止し、
この接合部分で生じうる接合破壊を抑制する。
えばＱ１のドレイン領域１５を取囲むドレイン・
シールド１０は基板表面にＮ型反転領域１６を形
成する。Ｎ型反転領域１６とＰ型基板２０との接
合によつて形成される空乏領域は反転領域１６に
広がり、ドレイン領域１５と、酸化物分離領域
ROIが形成されているフイールド領域の基板表面
部分とを分離するように働く。即ち、空乏領域は
ドレイン領域１５とフイールド領域の基板表面部
分との間にＰ−Ｎ接合が形成されるのを防止し、
この接合部分で生じうる接合破壊を抑制する。
第２Ａ図の回路及び第２Ｂ図の構成はFET反
転回路の電圧スイツチ能力を著しく増大するが、
２つの他の問題がこの能力を制限する。第１の問
題は、ドレインのＰ−Ｎ接合が高電圧にバイアス
された時にクランプ動作を生じ、ゲートがドレイ
ン電流の制御を失う、既述したスナツプ・バツ
ク／サステイン効果である。第２の問題は、オー
バラツプ・ゲート即ち積層して設けられたゲー
ト／シールドに異なる電位が印加された場合、ゲ
ート及びシールド間の酸化物へ電荷が注入される
可能性があるということである。十分に高い電界
の場合には、熱い電子が酸化物絶縁体へ注入され
て、捕獲電荷を生じ、これが閾値電圧及びトラン
スコンダクタンスに変化を生じさせる。即ち装置
のパラメータを変化させる。
転回路の電圧スイツチ能力を著しく増大するが、
２つの他の問題がこの能力を制限する。第１の問
題は、ドレインのＰ−Ｎ接合が高電圧にバイアス
された時にクランプ動作を生じ、ゲートがドレイ
ン電流の制御を失う、既述したスナツプ・バツ
ク／サステイン効果である。第２の問題は、オー
バラツプ・ゲート即ち積層して設けられたゲー
ト／シールドに異なる電位が印加された場合、ゲ
ート及びシールド間の酸化物へ電荷が注入される
可能性があるということである。十分に高い電界
の場合には、熱い電子が酸化物絶縁体へ注入され
て、捕獲電荷を生じ、これが閾値電圧及びトラン
スコンダクタンスに変化を生じさせる。即ち装置
のパラメータを変化させる。
第２図の電圧スイツチング能力を増大させるた
めには、第３図の回路を使用することができる。
第３図は第２Ａ図のＱ１及びＱ２が夫々１対の
FETによつて置換された本発明の他の態様を示
している。第３図に示された如く、２つの直列デ
プレツシヨンFET Ｑ３及びＱ４は供給電圧VH
（VHはVDよりも高くすることができる）及び出力
端子VOUTに接続されている。Ｑ３のソース及び
Ｑ４のドレインに共通なノードは便宜上Ｂと記さ
れている。出力端子及び大地間には２つの直列に
接続されたエンハンスメントFET Ｑ５及びＱ６
が存在し、ノードＤはＱ５のソース及びＱ６のド
レインの共通ノードを示している。Ｑ５のゲート
は基準電圧VPGに接続され、Ｑ６のゲートは入力
端子VINである。Ｑ３及びＱ４のゲートは夫々ノ
ードＢ及び出力端子VOUTに結合されている。さ
らにFET Ｑ３及びＱ４のソース及びドレイン並
びにＱ５のドレインは、拡散領域を完全に取囲み
且つ関連ゲートに電気的に結合された保護シール
ドを有する。第３図の回路を具体化する装置の断
面図の幾何学形状は前の説明から明らかであり、
従つて説明されない。
めには、第３図の回路を使用することができる。
第３図は第２Ａ図のＱ１及びＱ２が夫々１対の
FETによつて置換された本発明の他の態様を示
している。第３図に示された如く、２つの直列デ
プレツシヨンFET Ｑ３及びＱ４は供給電圧VH
（VHはVDよりも高くすることができる）及び出力
端子VOUTに接続されている。Ｑ３のソース及び
Ｑ４のドレインに共通なノードは便宜上Ｂと記さ
れている。出力端子及び大地間には２つの直列に
接続されたエンハンスメントFET Ｑ５及びＱ６
が存在し、ノードＤはＱ５のソース及びＱ６のド
レインの共通ノードを示している。Ｑ５のゲート
は基準電圧VPGに接続され、Ｑ６のゲートは入力
端子VINである。Ｑ３及びＱ４のゲートは夫々ノ
ードＢ及び出力端子VOUTに結合されている。さ
らにFET Ｑ３及びＱ４のソース及びドレイン並
びにＱ５のドレインは、拡散領域を完全に取囲み
且つ関連ゲートに電気的に結合された保護シール
ドを有する。第３図の回路を具体化する装置の断
面図の幾何学形状は前の説明から明らかであり、
従つて説明されない。
供給電圧VH及び出力端子間の大きな電圧降下
を処理するために、FET Ｑ３及びＱ４の幾何学
形状は、出力端子が低レベルに駆動される時、電
圧VHが装置Ｑ３及びＱ４間で平等に分割される
ように構成されている。これはＱ３及びＱ４のチ
ヤネルの長さ及び幅を適切に選択することによつ
てこの分野の専門家にとつて周知の方法で行なわ
れる。Ｑ３のゲートは約VH／２に選択されたノ
ードＢに接続されているので、Ｑ３のドレインは
略VH／２のゲート電位でＰ−Ｎ破壊電圧を受け
る。Ｑ３のソース・シールドはＱ３のソース領域
とほぼ同一電位にあるが、他方Ｑ４のドレインは
関連シールドの電位と異なり、約VH／２の電位
を受取る。VHは、VH／２が破壊電圧よりも低く
なるように選択され、従つて通常のFET技法で
はVHは20〜25ボルト程度の高電圧にできる。
を処理するために、FET Ｑ３及びＱ４の幾何学
形状は、出力端子が低レベルに駆動される時、電
圧VHが装置Ｑ３及びＱ４間で平等に分割される
ように構成されている。これはＱ３及びＱ４のチ
ヤネルの長さ及び幅を適切に選択することによつ
てこの分野の専門家にとつて周知の方法で行なわ
れる。Ｑ３のゲートは約VH／２に選択されたノ
ードＢに接続されているので、Ｑ３のドレインは
略VH／２のゲート電位でＰ−Ｎ破壊電圧を受け
る。Ｑ３のソース・シールドはＱ３のソース領域
とほぼ同一電位にあるが、他方Ｑ４のドレインは
関連シールドの電位と異なり、約VH／２の電位
を受取る。VHは、VH／２が破壊電圧よりも低く
なるように選択され、従つて通常のFET技法で
はVHは20〜25ボルト程度の高電圧にできる。
他方、入力信号が降下する時、出力端子は略
VHにある。しかしながら、シールドの各々はこ
れが取囲む拡散領域と同一電位にあるので、これ
らの拡散領域を破壊から防護する。
VHにある。しかしながら、シールドの各々はこ
れが取囲む拡散領域と同一電位にあるので、これ
らの拡散領域を破壊から防護する。
同一環境、即ち低レベル入力の下に、VPGはノ
ードＤがVPG−VTH（VTHは約0.5Vの閾値電圧であ
る）に保持されるように選択される。VPGをＱ５
及びＱ６にまたがる電圧降下の略半分に選択する
ことによつて、Ｑ５のドレイン（VHにある）は
シールド（VPGにある）によつて保護される。例
えば、もしVHが約15ボルトであるならばVPGは８
〜９ボルトの範囲にあり、Ｑ５のドレイン拡散部
を電圧破壊から保護する。この範囲の電圧におい
て、ノードＤは略７〜８ボルトであり、十分
FET Ｑ６の能力内に存在する。第３図は２つの
デプレツシヨン・モードFET Ｑ３及びＱ４を示
しているが、２つ以上のFETを使用できること
は明らかであろう。この事は第４図及び第５図の
回路の場合にもあてはまる。
ードＤがVPG−VTH（VTHは約0.5Vの閾値電圧であ
る）に保持されるように選択される。VPGをＱ５
及びＱ６にまたがる電圧降下の略半分に選択する
ことによつて、Ｑ５のドレイン（VHにある）は
シールド（VPGにある）によつて保護される。例
えば、もしVHが約15ボルトであるならばVPGは８
〜９ボルトの範囲にあり、Ｑ５のドレイン拡散部
を電圧破壊から保護する。この範囲の電圧におい
て、ノードＤは略７〜８ボルトであり、十分
FET Ｑ６の能力内に存在する。第３図は２つの
デプレツシヨン・モードFET Ｑ３及びＱ４を示
しているが、２つ以上のFETを使用できること
は明らかであろう。この事は第４図及び第５図の
回路の場合にもあてはまる。
第３図においては、第２Ａ図のオーバーラツ
プ・ゲート即ち積層されたゲート／シールドが存
在しないことに注意されたい。従つて、ゲート／
シールド間の酸化物中に熱い電子が捕獲されるこ
とによつて生じる問題は存在しない。また、第３
図の回路は装置Ｑ３及びＱ４が等しく電圧VHを
分担する時に最大のVHを処理できることに注意
されたい。不幸してプロセス及び装置のパラメー
タの変動のために、入力信号が高レベルの時にノ
ードＢに生じる電圧が変わりうる。この変動幅が
増大する時は、勿論Ｑ３もしくはＱ４のいずれか
で破壊が生じる可能性がより大きくなる。これら
のパラメータの変動を仮定して、スイツチング能
力を増大するため、第３図の回路は第４図に示さ
れた如くノードＢをクランプするように変更でき
る。
プ・ゲート即ち積層されたゲート／シールドが存
在しないことに注意されたい。従つて、ゲート／
シールド間の酸化物中に熱い電子が捕獲されるこ
とによつて生じる問題は存在しない。また、第３
図の回路は装置Ｑ３及びＱ４が等しく電圧VHを
分担する時に最大のVHを処理できることに注意
されたい。不幸してプロセス及び装置のパラメー
タの変動のために、入力信号が高レベルの時にノ
ードＢに生じる電圧が変わりうる。この変動幅が
増大する時は、勿論Ｑ３もしくはＱ４のいずれか
で破壊が生じる可能性がより大きくなる。これら
のパラメータの変動を仮定して、スイツチング能
力を増大するため、第３図の回路は第４図に示さ
れた如くノードＢをクランプするように変更でき
る。
本発明のこの態様の実施例は第４図に示されて
おり、図でクランプはドレインがVRに接続され、
ソースがノードＢに接続されたFET Ｑ７により
与えられる。このFETは、ドレインに接続され
たＱ７のゲートがエンハンスメント・チヤネルと
重畳するが、保護シールドＳがイオン・インプラ
ント領域を含むチヤネルの一部と重畳し、従つて
シールドの下のチヤネルの部分がデプレツシヨン
特性を示す点でＱ２（第２Ａ図）と類似してい
る。シールドＳはノードＢに接続されている。適
切にVRを選択することによつて、ノードＢはこ
の電圧にクランプされる。例えばVRはVHの1/2に
選択される。従つて、出力電圧が低レベルの時、
ノードＢは略VH／２にクランプされる。Ｑ７の
クランプ動作はノードＢがより高電位になるのを
防止するので、FET Ｑ３及びＱ４のパラメータ
は、クランプがない場合に、Ｑ３／Ｑ４にまたが
る電圧降下の大半がＱ３にまたがつて現われるよ
うに、換言すれば、Ｑ７のクランプ動作がなけれ
ば、ノードＢがVR以下になるように選択される。
この構成は、ノードＢがＱ７のクランプ動作によ
つて持ち上げられ、従つてＱ３及びＱ４間の電圧
分割を効果的に制御することを保証する。出力電
圧が低レベルの時、即ち電圧がＱ３及びＱ４にま
たがつて降下する時、クランプはオン即ち導通
し、ゲート及びシールド間には実質上電位差がな
く、これらの間の酸化物中の電子の捕獲が最小に
される。他方、出力電圧が高レベルの時は、ゲー
トＧ及びシールドＳ間に実質的に電位差が存在
し、クランプＱ７は導通せず、従つて電流の流れ
がなく、酸化物中の電子の捕獲によつて生じ得る
問題を避ける。
おり、図でクランプはドレインがVRに接続され、
ソースがノードＢに接続されたFET Ｑ７により
与えられる。このFETは、ドレインに接続され
たＱ７のゲートがエンハンスメント・チヤネルと
重畳するが、保護シールドＳがイオン・インプラ
ント領域を含むチヤネルの一部と重畳し、従つて
シールドの下のチヤネルの部分がデプレツシヨン
特性を示す点でＱ２（第２Ａ図）と類似してい
る。シールドＳはノードＢに接続されている。適
切にVRを選択することによつて、ノードＢはこ
の電圧にクランプされる。例えばVRはVHの1/2に
選択される。従つて、出力電圧が低レベルの時、
ノードＢは略VH／２にクランプされる。Ｑ７の
クランプ動作はノードＢがより高電位になるのを
防止するので、FET Ｑ３及びＱ４のパラメータ
は、クランプがない場合に、Ｑ３／Ｑ４にまたが
る電圧降下の大半がＱ３にまたがつて現われるよ
うに、換言すれば、Ｑ７のクランプ動作がなけれ
ば、ノードＢがVR以下になるように選択される。
この構成は、ノードＢがＱ７のクランプ動作によ
つて持ち上げられ、従つてＱ３及びＱ４間の電圧
分割を効果的に制御することを保証する。出力電
圧が低レベルの時、即ち電圧がＱ３及びＱ４にま
たがつて降下する時、クランプはオン即ち導通
し、ゲート及びシールド間には実質上電位差がな
く、これらの間の酸化物中の電子の捕獲が最小に
される。他方、出力電圧が高レベルの時は、ゲー
トＧ及びシールドＳ間に実質的に電位差が存在
し、クランプＱ７は導通せず、従つて電流の流れ
がなく、酸化物中の電子の捕獲によつて生じ得る
問題を避ける。
第４図のクランプ装置はFETとして具体化さ
れたが、このことは本発明にとつて本質的なこと
ではなく、ダイオードもしくはチツプの外部に存
在し得る他の回路の如き他のクランプ装置を使用
しうることは明らかであろう。
れたが、このことは本発明にとつて本質的なこと
ではなく、ダイオードもしくはチツプの外部に存
在し得る他の回路の如き他のクランプ装置を使用
しうることは明らかであろう。
第４図に示された装置は約10乃至12ボルトに制
限された通常の技法を使用して約20乃至25ボルト
までの電圧で極めて効果的に動作するが、Ｑ３−
Ｑ６のパラメータが電圧を考慮して選択されてい
るので、出力端子を通して駆動できる電流の量が
制限される。従つて、高い電圧をスイツチし、比
較的高レベルの電流ロードを駆動することが望ま
れる場合には、第４図に示された装置は第５図に
示された如く修正される。
限された通常の技法を使用して約20乃至25ボルト
までの電圧で極めて効果的に動作するが、Ｑ３−
Ｑ６のパラメータが電圧を考慮して選択されてい
るので、出力端子を通して駆動できる電流の量が
制限される。従つて、高い電圧をスイツチし、比
較的高レベルの電流ロードを駆動することが望ま
れる場合には、第４図に示された装置は第５図に
示された如く修正される。
第５図は多くの点で第４図に示された装置と類
似しているが、更に、比較的高電圧をスイツチで
き、比較的大きな負荷を駆動しうる追加の能力を
有する回路を示す。第５図では、第４図に示され
た装置に、VH及び出力端子間に直列に接続され
た２つのFET Ｑ９及びＱ１０が追加されてい
る。Ｑ９は、ソース及びドレイン拡散部を取囲み
ゲートに接続された保護シールドを有するデプレ
ツシヨン・モード装置であり、そのゲートはノー
ドＢに接続されている。Ｑ１０は、ゲートに接続
されドレイン及びソース拡散部を取囲む保護シー
ルドを有するエンハンスメント・モードFETで
ある。そのゲートはノードＣ、Ｑ４のソース及び
Ｑ５のドレインに接続されている。第５図に示さ
れた装置は出力端子が高電圧レベルにある時に、
ゲート駆動電圧は略VHにあり、Ｑ９及びＱ１０
の電流駆動能力はＱ３及びＱ４の電流駆動能力よ
りも大きくなる。なんとなればそのゲート／ソー
ス電圧は０であるからである。FET Ｑ１０はエ
ンハンスメント・モード装置として説明されてい
るが、そのチヤネルはドレイン近くにイオン・イ
ンプラントされた部分を有し、これはそのＰ−Ｎ
接合破壊電圧を増大する効果を有する。
似しているが、更に、比較的高電圧をスイツチで
き、比較的大きな負荷を駆動しうる追加の能力を
有する回路を示す。第５図では、第４図に示され
た装置に、VH及び出力端子間に直列に接続され
た２つのFET Ｑ９及びＱ１０が追加されてい
る。Ｑ９は、ソース及びドレイン拡散部を取囲み
ゲートに接続された保護シールドを有するデプレ
ツシヨン・モード装置であり、そのゲートはノー
ドＢに接続されている。Ｑ１０は、ゲートに接続
されドレイン及びソース拡散部を取囲む保護シー
ルドを有するエンハンスメント・モードFETで
ある。そのゲートはノードＣ、Ｑ４のソース及び
Ｑ５のドレインに接続されている。第５図に示さ
れた装置は出力端子が高電圧レベルにある時に、
ゲート駆動電圧は略VHにあり、Ｑ９及びＱ１０
の電流駆動能力はＱ３及びＱ４の電流駆動能力よ
りも大きくなる。なんとなればそのゲート／ソー
ス電圧は０であるからである。FET Ｑ１０はエ
ンハンスメント・モード装置として説明されてい
るが、そのチヤネルはドレイン近くにイオン・イ
ンプラントされた部分を有し、これはそのＰ−Ｎ
接合破壊電圧を増大する効果を有する。
低出力電圧状態において、FET Ｑ５及びＱ６
は出力端子の電圧を降下させるのに十分な電流を
吸収する能力を有するように配列されていなくて
はならない。これらの状況の下に、ノードＢは上
述の如くVRにクランプされＱ１０のゲートは略
大地電位にある。従つて、例えば、FET Ｑ３及
びＱ４は２乃至２1/2ミクロンのチヤネル幅を有
し、FET Ｑ５及びＱ６は比較的長い幅例えば９
〜10ミクロンの幅のものとなり、FET Ｑ３及び
Ｑ４は長さ対幅の比が略１：１の装置になる。
は出力端子の電圧を降下させるのに十分な電流を
吸収する能力を有するように配列されていなくて
はならない。これらの状況の下に、ノードＢは上
述の如くVRにクランプされＱ１０のゲートは略
大地電位にある。従つて、例えば、FET Ｑ３及
びＱ４は２乃至２1/2ミクロンのチヤネル幅を有
し、FET Ｑ５及びＱ６は比較的長い幅例えば９
〜10ミクロンの幅のものとなり、FET Ｑ３及び
Ｑ４は長さ対幅の比が略１：１の装置になる。
第５図に示された装置はFET装置Ｑ９及びＱ
１０を介して出力端子に電圧VHを接続するため
の制御可能な回路とみなすことができる。Ｑ３及
びＱ４より成る電圧分割器は、高入力信号に応答
してＱ９及びＱ１０のゲートを適切な電位、例え
ば略VH／２及び０に夫々接続する。低いもしく
は高い論理レベルを取る入力信号はFET Ｑ５及
びＱ６より成る制御回路に印加される。クランプ
Ｑ７はノードＢの電圧を制御する。Ｑ３及びＱ４
の機能は単に電圧の分割にあるから、Ｑ３及びＱ
４並びにクランプＱ７はポリシリコン、外部抵抗
器もしくは他の適切な電圧降下用インピーダンス
によつて置換できよう。しかしながら今日のプロ
セスを考慮して、好ましい実施例が第５図に示さ
れている。第５図に示された装置は20〜25ボルト
のVHによつて比較的大きな電流を駆動すること
ができる。
１０を介して出力端子に電圧VHを接続するため
の制御可能な回路とみなすことができる。Ｑ３及
びＱ４より成る電圧分割器は、高入力信号に応答
してＱ９及びＱ１０のゲートを適切な電位、例え
ば略VH／２及び０に夫々接続する。低いもしく
は高い論理レベルを取る入力信号はFET Ｑ５及
びＱ６より成る制御回路に印加される。クランプ
Ｑ７はノードＢの電圧を制御する。Ｑ３及びＱ４
の機能は単に電圧の分割にあるから、Ｑ３及びＱ
４並びにクランプＱ７はポリシリコン、外部抵抗
器もしくは他の適切な電圧降下用インピーダンス
によつて置換できよう。しかしながら今日のプロ
セスを考慮して、好ましい実施例が第５図に示さ
れている。第５図に示された装置は20〜25ボルト
のVHによつて比較的大きな電流を駆動すること
ができる。
多くの変形が本発明の範囲内でなされうること
はこの分野の専門家にとつて明らかであろう。例
えば第３図乃至第５図のFETの数は図示された
特定の装置以上に増やすことができる。この場合
は、ノードＢを制御するのと同様に他のノードを
制御することが好ましい。
はこの分野の専門家にとつて明らかであろう。例
えば第３図乃至第５図のFETの数は図示された
特定の装置以上に増やすことができる。この場合
は、ノードＢを制御するのと同様に他のノードを
制御することが好ましい。
第１Ａ図は従来のFET反転回路の概略図であ
る。第１Ｂ図はゲート電圧の関数としてFETの
Ｐ−Ｎ接合の破壊電圧を示した曲線である。第２
Ａ図、第３図、第４図及び第５図は本発明の種々
の実施例の概略図である。第２Ｂ図は第２Ａ図の
実施例の側面図である。 １０……シールド、１１……シールド、１２…
…ゲート、１３乃至１５……N+ドレインもしく
はソース領域、１７，１８……インプラント・チ
ヤネル、２０……P-基板。
る。第１Ｂ図はゲート電圧の関数としてFETの
Ｐ−Ｎ接合の破壊電圧を示した曲線である。第２
Ａ図、第３図、第４図及び第５図は本発明の種々
の実施例の概略図である。第２Ｂ図は第２Ａ図の
実施例の側面図である。 １０……シールド、１１……シールド、１２…
…ゲート、１３乃至１５……N+ドレインもしく
はソース領域、１７，１８……インプラント・チ
ヤネル、２０……P-基板。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に形成されたソース領域、ドレイ
ン領域及びゲートを各々有し、供給電圧と基準電
圧との間に直列に接続された第１及び第２の
FETと、 上記第２のFETのゲートに接続され、入力信
号を受取る第１の端子と、 上記第１のFETのソース領域及び上記第２の
FETのドレイン領域の共通接続ノードに接続さ
れ、上記入力信号の反転信号を発生する第２の端
子と、 上記第１のFETのドレイン領域を取囲み、上
記供給電圧に実質的に等しい電圧に接続されたド
レイン・シールド手段と、 上記第１のFETのソース領域を取囲むソー
ス・シールド手段と、 上記第２のFETのドレイン領域を取囲むドレ
イン・シールド手段とを有し、 上記第２のFETのチヤネルの一部はデプレツ
シヨン・チヤネルとして形成されており、 上記第２のFETの上記ドレイン・シールド手
段は上記第２のFETの上記デプレツシヨン・チ
ヤネルの上を通つており、 上記第１のFETのソース・シールド手段、上
記第２のFETのドレイン・シールド手段及び上
記第２の端子が共通に接続されていることを特徴
とするFET反転回路。 ２ 半導体基板に形成されたソース領域、ドレイ
ン領域及びゲートを各々有し、供給電圧と基準電
圧との間に直列に接続された第１、第２のデプレ
ツシヨン・モードのFET及び第３、第４のエン
ハンスメント・モードのFETと、 上記第４のFETのゲートに接続され、入力信
号を受取る第１の端子と、 上記第２のFETのソース領域及び上記第３の
FETのドレイン領域の共通接続ノードに接続さ
れ、上記入力信号の反転信号を発生する第２の端
子と、 上記第１及び第２のFETのドレイン領域を個
別に取囲むドレイン・シールド手段と、 上記第１及び第２のFETのソース領域を個別
に取囲むソース・シールド手段と、 上記第３のFETのドレイン領域を取囲むドレ
イン・シールド手段とを有し、 上記第１のFETの上記ドレイン・シールド手
段、ソース・シールド手段及びゲートは上記第１
のFETのソース領域に共通に接続されており、 上記第２のFETの上記ドレイン・シールド手
段、ソース・シールド手段及びゲートは上記第２
のFETのソース領域に共通に接続されており、 上記第３のFETのゲートは上記供給電圧と上
記基準電圧の中間の電圧に接続され且つ上記第３
のFETの上記ドレイン・シールド手段に共通に
接続されていることを特徴とするFET反転回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/245,802 US4429237A (en) | 1981-03-20 | 1981-03-20 | High voltage on chip FET driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162524A JPS57162524A (en) | 1982-10-06 |
| JPH0231506B2 true JPH0231506B2 (ja) | 1990-07-13 |
Family
ID=22928138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198693A Granted JPS57162524A (en) | 1981-03-20 | 1981-12-11 | Fet inverter |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4429237A (ja) |
| EP (1) | EP0060989B1 (ja) |
| JP (1) | JPS57162524A (ja) |
| DE (1) | DE3272406D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4651186A (en) * | 1981-11-18 | 1987-03-17 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with improved withstand voltage characteristic |
| US4490629A (en) * | 1982-05-10 | 1984-12-25 | American Microsystems, Inc. | High voltage circuits in low voltage CMOS process |
| US4593214A (en) * | 1984-01-05 | 1986-06-03 | Thomson Components - Mostek Corporation | Circuit for discharging bootstrapped nodes in integrated circuits with the use of transistors designed to withstand only the normal voltage |
| NL8400523A (nl) * | 1984-02-20 | 1985-09-16 | Philips Nv | Geintegreerde logische bufferschakeling. |
| US4677312A (en) * | 1986-04-25 | 1987-06-30 | International Business Machines Corporation | High voltage swing open collector driver |
| GB2206443A (en) * | 1987-06-08 | 1989-01-05 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| US4994891A (en) * | 1989-06-20 | 1991-02-19 | Advanced Micro Devices | Shielded transistor device |
| IT1250406B (it) * | 1991-02-07 | 1995-04-07 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione con porte logiche configurate nand e ridotto numero di transistori n-mos richiedenti una diffusione graduata limitatamente al solo drain |
| US5604449A (en) * | 1996-01-29 | 1997-02-18 | Vivid Semiconductor, Inc. | Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes |
| US6031394A (en) * | 1998-01-08 | 2000-02-29 | International Business Machines Corporation | Low voltage CMOS circuit for on/off chip drive at high voltage |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113164A (ja) * | 1974-02-13 | 1975-09-05 | ||
| JPS50158286A (ja) * | 1974-06-10 | 1975-12-22 | ||
| JPS53136489A (en) * | 1977-05-04 | 1978-11-29 | Hitachi Ltd | Mos semiconductor element of high dielectric strenght |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| CA1142271A (en) * | 1979-03-28 | 1983-03-01 | Thomas E. Hendrickson | Field effect semiconductor device |
-
1981
- 1981-03-20 US US06/245,802 patent/US4429237A/en not_active Expired - Lifetime
- 1981-12-11 JP JP56198693A patent/JPS57162524A/ja active Granted
-
1982
- 1982-02-10 DE DE8282100969T patent/DE3272406D1/de not_active Expired
- 1982-02-10 EP EP82100969A patent/EP0060989B1/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113164A (ja) * | 1974-02-13 | 1975-09-05 | ||
| JPS50158286A (ja) * | 1974-06-10 | 1975-12-22 | ||
| JPS53136489A (en) * | 1977-05-04 | 1978-11-29 | Hitachi Ltd | Mos semiconductor element of high dielectric strenght |
Also Published As
| Publication number | Publication date |
|---|---|
| US4429237A (en) | 1984-01-31 |
| DE3272406D1 (en) | 1986-09-11 |
| EP0060989A3 (en) | 1983-03-30 |
| EP0060989A2 (en) | 1982-09-29 |
| JPS57162524A (en) | 1982-10-06 |
| EP0060989B1 (en) | 1986-08-06 |
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