JPH01251755A - サイリスタ - Google Patents
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- JPH01251755A JPH01251755A JP4012689A JP4012689A JPH01251755A JP H01251755 A JPH01251755 A JP H01251755A JP 4012689 A JP4012689 A JP 4012689A JP 4012689 A JP4012689 A JP 4012689A JP H01251755 A JPH01251755 A JP H01251755A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は陽極側電極を備えるｐ型エミッタ、ｎ型ベー
ス、ｐ型ベースおよび陰極側電極を備えるｎ型エミッタ
となる導電型を交互に反転して重なる一連の半導体層を
含み、エミッタの１つは１つ又はそれ以上のエミッタ区
域から成り、これらのエミッタに境を接するベースはそ
れぞれ１つのエミッタ区域を含む１つ又はそれ以上のベ
ース区域から成り、少なくとも１つのベース区域に第１
電界効果トランジスタが所属し、このトランジスタがベ
ース区域にはめこまれそれと逆の導電型にドープされた
ソース区域、ベース区域の縁端領域、この縁端領域を覆
い薄い電気絶縁層でそれから・分離されている第１ゲー
ト電極およびベース区域に境を接するベースの部分区域
から構成され、ソース区域はベース区域にも接触する導
電被覆層を備え、総ての第１ゲート電極は１つの第１制
御入力端に結ばれているサイリスタに関するものである
。
ス、ｐ型ベースおよび陰極側電極を備えるｎ型エミッタ
となる導電型を交互に反転して重なる一連の半導体層を
含み、エミッタの１つは１つ又はそれ以上のエミッタ区
域から成り、これらのエミッタに境を接するベースはそ
れぞれ１つのエミッタ区域を含む１つ又はそれ以上のベ
ース区域から成り、少なくとも１つのベース区域に第１
電界効果トランジスタが所属し、このトランジスタがベ
ース区域にはめこまれそれと逆の導電型にドープされた
ソース区域、ベース区域の縁端領域、この縁端領域を覆
い薄い電気絶縁層でそれから・分離されている第１ゲー
ト電極およびベース区域に境を接するベースの部分区域
から構成され、ソース区域はベース区域にも接触する導
電被覆層を備え、総ての第１ゲート電極は１つの第１制
御入力端に結ばれているサイリスタに関するものである
。
この種のサイリスタの一例はヨーロッパ特許出願公開第
０１７９２３０号公報に記載され公知である。このサイ
リスタにはそれぞれエミッタ区域がはめこまれている複
数のベース区域があり、その中の少なくとも１つには電
界効果トランジスタカ所属する。このトランジスタはベ
ース区域に付加されたソース区域、ベース区域の縁端領
域、この縁端領域を覆い薄い電気絶縁層によってそれか
ら分離されているゲート電極およびベース区域に境を接
するサイリスタ・ベースの縁端領域に境を接する部分区
域から成り、そのソース区域はベース区域にも接触する
導電被覆層を備えている。このサイリスタはゲート電極
にトリガ電圧パルスを加えることによりほとんど制御電
力を消費することなくトリガリング可能である。
０１７９２３０号公報に記載され公知である。このサイ
リスタにはそれぞれエミッタ区域がはめこまれている複
数のベース区域があり、その中の少なくとも１つには電
界効果トランジスタカ所属する。このトランジスタはベ
ース区域に付加されたソース区域、ベース区域の縁端領
域、この縁端領域を覆い薄い電気絶縁層によってそれか
ら分離されているゲート電極およびベース区域に境を接
するサイリスタ・ベースの縁端領域に境を接する部分区
域から成り、そのソース区域はベース区域にも接触する
導電被覆層を備えている。このサイリスタはゲート電極
にトリガ電圧パルスを加えることによりほとんど制御電
力を消費することなくトリガリング可能である。
この発明の目的は、極めて低い制御電力をもってトリガ
可能であるばかりではなく、同様に低い制御電力をもっ
てターンオフ可能である上記種類のサイリスタを提供す
ることである。
可能であるばかりではなく、同様に低い制御電力をもっ
てターンオフ可能である上記種類のサイリスタを提供す
ることである。
この目的は特許請求の範囲の請求項１に特徴として挙げ
た構成とすることによって達成される。
た構成とすることによって達成される。
この発明によって得られる利点は、トリガリングとクー
ンオフに別個の制御入力端を必要とばするが、これらの
制御入力端には１つ又はそれ以上の電界効果トランジス
タのゲート電極の反転充電に必要な制御電力だけを加え
ればよいことである。
ンオフに別個の制御入力端を必要とばするが、これらの
制御入力端には１つ又はそれ以上の電界効果トランジス
タのゲート電極の反転充電に必要な制御電力だけを加え
ればよいことである。
特許請求の範囲の請求項２に示されている実施態様では
、サイリスタのトリガリングとクーンオフに対して１つ
だけの制御入力端が必要でこれにゲート電極の反転充電
のための制御電力を加えればよい。特許請求の範囲の請
求項３には更に別の実施態様が示されている。
、サイリスタのトリガリングとクーンオフに対して１つ
だけの制御入力端が必要でこれにゲート電極の反転充電
のための制御電力を加えればよい。特許請求の範囲の請
求項３には更に別の実施態様が示されている。
図面に示した実施例についてこの発明を更に詳細に説明
する。
する。
ここではドープされた半導体材料例えばシリコンの半導
体板ｌを基材とする。この半導体板１には導電型を交替
する一連の半導体層列、即ちｐ型エミッタ２、ｎ型ベー
ス３、ｐ型ベース４ａ、４ｂおよびｎ型エミッタ５ａ、
５ｂが含まれる。ここでｐ型エミッタ２は連続した層と
して形成され、その主面１ｂには陽極接続端Ａに結ばれ
た陽極側電極６が設けられる。主面１ｂではｐ型エミッ
クのドーピング密度を１．０ ”ｃｍ−”程度とすると
有利である。同じく連続層であってドーピング密度がほ
ぼ１０１４■弓であるｎ型ベース３は半導体板１の主面
１ａまで拡がっている。サイリスタのｐ型ベースは多数
のｐ型ベース区域例えば４ａと４ｂから成り、これらの
ベース区域はそれぞれ半導体板１の主面１ａから始まる
ようにｎ型ベース３内にはめこまれている。最後のｎ型
エミッタは多数のｎ型エミッタ区域例えば５ａと５ｂか
ら成り、これらの区域もそれぞれ主面１ａから始まるよ
うにｐ型ベース区域例えば４ａと４ｂにはめこまれてい
る。主面１ａにおいてドーピング密度がほぼ１０”ｃｍ
−’であるｎ型エミッタ区域例えば５ａと５ｂはこの主
面においてそれぞれ陰極側電極の部分７．８を備え、こ
れらの電極部分は陰極接続端Ｋに結ばれる。ｐ型ベース
区域例えば４ａのドーピング密度ははめこまれたｎ型エ
ミッタ区域例えば５ａに境を接する部分において例えば
１０”ｃｍ−である。
体板ｌを基材とする。この半導体板１には導電型を交替
する一連の半導体層列、即ちｐ型エミッタ２、ｎ型ベー
ス３、ｐ型ベース４ａ、４ｂおよびｎ型エミッタ５ａ、
５ｂが含まれる。ここでｐ型エミッタ２は連続した層と
して形成され、その主面１ｂには陽極接続端Ａに結ばれ
た陽極側電極６が設けられる。主面１ｂではｐ型エミッ
クのドーピング密度を１．０ ”ｃｍ−”程度とすると
有利である。同じく連続層であってドーピング密度がほ
ぼ１０１４■弓であるｎ型ベース３は半導体板１の主面
１ａまで拡がっている。サイリスタのｐ型ベースは多数
のｐ型ベース区域例えば４ａと４ｂから成り、これらの
ベース区域はそれぞれ半導体板１の主面１ａから始まる
ようにｎ型ベース３内にはめこまれている。最後のｎ型
エミッタは多数のｎ型エミッタ区域例えば５ａと５ｂか
ら成り、これらの区域もそれぞれ主面１ａから始まるよ
うにｐ型ベース区域例えば４ａと４ｂにはめこまれてい
る。主面１ａにおいてドーピング密度がほぼ１０”ｃｍ
−’であるｎ型エミッタ区域例えば５ａと５ｂはこの主
面においてそれぞれ陰極側電極の部分７．８を備え、こ
れらの電極部分は陰極接続端Ｋに結ばれる。ｐ型ベース
区域例えば４ａのドーピング密度ははめこまれたｎ型エ
ミッタ区域例えば５ａに境を接する部分において例えば
１０”ｃｍ−である。
図示部分の左と右に続く半導体板１の部分にも別のベー
ス区域が設けられ、これらのベース区域にもｎ型エミッ
タ区域がはめこまれる。これらの区域にも端子Ｋに結ば
れた陰極側電極の部分が接触する。サイリスタの傾斜縁
端面は９で示されている。
ス区域が設けられ、これらのベース区域にもｎ型エミッ
タ区域がはめこまれる。これらの区域にも端子Ｋに結ば
れた陰極側電極の部分が接触する。サイリスタの傾斜縁
端面は９で示されている。
ｐ型ベース区域４ａにはｎチャスル電界効果トランジス
タＴ１のｎ型ソース区域１ｏがはめこまれ、この区域は
主面１ａにまで拡がり、主面に沿って導電被覆層１１を
備える。被覆層１１は区域ｌＯの横の境界を越えてｎ型
エミッタ区域５ａに向かって伸び、ｐ型ベース区域４ａ
に接触する。
タＴ１のｎ型ソース区域１ｏがはめこまれ、この区域は
主面１ａにまで拡がり、主面に沿って導電被覆層１１を
備える。被覆層１１は区域ｌＯの横の境界を越えてｎ型
エミッタ区域５ａに向かって伸び、ｐ型ベース区域４ａ
に接触する。
主面１ａとソース区域１ｏの右側の縁端まで拡がってい
るｐ型ベース区域４ａの縁端領域１２はゲート電極１３
で覆われ、この電極は薄い絶縁層１４によって主面１ａ
がら分離されて制御入力端１５に結ばれている。縁端領
域１２の右側に境を接するｎ型ベース３の部分区域１６
は、電界効果トランジスタＴ１のドレン区域を形成する
。同様にｐ型ベース区域４ｂにはｎチャネル電界効果ト
ランジスタＴ２のｎ型ソース区域１７がはめこまれる。
るｐ型ベース区域４ａの縁端領域１２はゲート電極１３
で覆われ、この電極は薄い絶縁層１４によって主面１ａ
がら分離されて制御入力端１５に結ばれている。縁端領
域１２の右側に境を接するｎ型ベース３の部分区域１６
は、電界効果トランジスタＴ１のドレン区域を形成する
。同様にｐ型ベース区域４ｂにはｎチャネル電界効果ト
ランジスタＴ２のｎ型ソース区域１７がはめこまれる。
この区域はｐ型ベース区域４ｂに接触する導電被覆層１
８を備える。電界効果トランジスタＴ２には更にベース
区域４ｂの縁端領域１９が所属し、この領域もゲート電
極１３によって覆われる。
８を備える。電界効果トランジスタＴ２には更にベース
区域４ｂの縁端領域１９が所属し、この領域もゲート電
極１３によって覆われる。
Ｔ２のドレン区域はｎ型ベース３の部分区域１６が形成
する。Ｔ２の制御はＴＩの制御と共に制御入力端１５を
通して行われ−る。
する。Ｔ２の制御はＴＩの制御と共に制御入力端１５を
通して行われ−る。
ｐ型ベース区域４ａにはｎ型エミッタ区域の左側の縁端
領域２０、ｐ型ベース区域４ａ内に埋めこまれたｎ型半
導体領域２１および領域２０と２１の間に置かれたｐ型
ベース区域４ａの部分区域２２で構成されるｎチャネル
電界効果トランジスタＴ３がはめこまれる。この場合部
分区域２２は電気絶縁層２４によって主面１ａから分離
されたゲート電極２３の部分区域２２によって覆われる
。
領域２０、ｐ型ベース区域４ａ内に埋めこまれたｎ型半
導体領域２１および領域２０と２１の間に置かれたｐ型
ベース区域４ａの部分区域２２で構成されるｎチャネル
電界効果トランジスタＴ３がはめこまれる。この場合部
分区域２２は電気絶縁層２４によって主面１ａから分離
されたゲート電極２３の部分区域２２によって覆われる
。
更に半導体領域２１には導電層２５が接触し、この層は
ｐ型ベース区域４ａにも接触する。同様にｎ型エミッタ
区域５ｂの右側縁端領域２７、ｐ型ベース区域４ｂに埋
めこまれたｎ型半導体領域２８および領域２７と２８の
間に置かれたｐ型ベース区域４ｂの部分区域２９で構成
される別のｎチャネル電界効果トランジスタＴ４がｐ型
ベース区域４ｂにはめこまれる。部分区域２９は電気絶
縁［３１によって主面１ａがら分離されたゲート電極３
０によって覆われる。導電被覆層２８ａは半導体領域２
８とｐ形ベース区域４ｂに接触する。
ｐ型ベース区域４ａにも接触する。同様にｎ型エミッタ
区域５ｂの右側縁端領域２７、ｐ型ベース区域４ｂに埋
めこまれたｎ型半導体領域２８および領域２７と２８の
間に置かれたｐ型ベース区域４ｂの部分区域２９で構成
される別のｎチャネル電界効果トランジスタＴ４がｐ型
ベース区域４ｂにはめこまれる。部分区域２９は電気絶
縁［３１によって主面１ａがら分離されたゲート電極３
０によって覆われる。導電被覆層２８ａは半導体領域２
８とｐ形ベース区域４ｂに接触する。
ゲート電極３ｏは制御入力端２ｂに結ばれ、この入力端
を通して電界効果トランジスタＴ３とＴ４が共通に制御
される。
を通して電界効果トランジスタＴ３とＴ４が共通に制御
される。
サイリスタのブロッキング状態では例えばｌ。
ＯＯ■の電圧が接続端ＡとＫの間に接続端Ａを正電位に
して加えられる。ここで正のトリガ電圧パルス３２を制
御入力端１５に加えるとゲート電極１３の下側の縁端領
域１２と１９内に反転層２４ａと２５ａが形成され、ソ
ース区域１ｏとドレン区域１６の間およびソース区域１
７とドレン区域１６の間の導電チャネルとなる。トリガ
電流１２＋はチャネル２４ａを通して陽極側電極６がら
ソース区域１０に流れ、そこから４″ｔ、層１１を通っ
て矢印３３の方向に４ａと５ａの間のｐｎ接合に向かっ
て流れる。更にｎ型エミッタ区域５ａは負のキャリアを
Ｐ型ベース区域４ａに送り込み、このキャリアがｐ型エ
ミッタ２の方向に輸送され、２と３の間のｐｎ接合にお
いて正のキャリアをｎ型ベース３に送りこませる。これ
によってサイリスタはｎ型エミッタ区域５ａの部分でト
リガされる。
して加えられる。ここで正のトリガ電圧パルス３２を制
御入力端１５に加えるとゲート電極１３の下側の縁端領
域１２と１９内に反転層２４ａと２５ａが形成され、ソ
ース区域１ｏとドレン区域１６の間およびソース区域１
７とドレン区域１６の間の導電チャネルとなる。トリガ
電流１２＋はチャネル２４ａを通して陽極側電極６がら
ソース区域１０に流れ、そこから４″ｔ、層１１を通っ
て矢印３３の方向に４ａと５ａの間のｐｎ接合に向かっ
て流れる。更にｎ型エミッタ区域５ａは負のキャリアを
Ｐ型ベース区域４ａに送り込み、このキャリアがｐ型エ
ミッタ２の方向に輸送され、２と３の間のｐｎ接合にお
いて正のキャリアをｎ型ベース３に送りこませる。これ
によってサイリスタはｎ型エミッタ区域５ａの部分でト
リガされる。
これにより負荷電流部分１ｔ＋が接続端ＡとＫの間の外
部回路において電極６と７の間を流れる。同様にしてト
リガ電圧パルス３２によりトリガ電流１２□が誘発され
、導通したトランジスタを通して矢印３４に沿って４ｂ
と５ｂの間のｐｎ接合に導かれる。これによって負荷電
流部分子ｔｚが電極６と８の間を流れる。これらの負荷
電流部分はｎ型エミッタ区域を含む別のｐ型ベース区域
内で対応する負荷電流部分と合流してサイリスタ負荷電
流■、になる。
部回路において電極６と７の間を流れる。同様にしてト
リガ電圧パルス３２によりトリガ電流１２□が誘発され
、導通したトランジスタを通して矢印３４に沿って４ｂ
と５ｂの間のｐｎ接合に導かれる。これによって負荷電
流部分子ｔｚが電極６と８の間を流れる。これらの負荷
電流部分はｎ型エミッタ区域を含む別のｐ型ベース区域
内で対応する負荷電流部分と合流してサイリスタ負荷電
流■、になる。
サイリスタのターンオフには制御入力端２６に正の消去
電圧パルス３５を加える。この電圧パルスによって部分
区域２２内でゲート電極２３の下に反転層３６が形成さ
れると同時に、部分区域２９においてもゲート電極３０
の下に対応する反転層３７が形成される。これらの反転
層は導電チャネルとなり、ソース区域２１をｎ型エミッ
タ区域５ａと、ソース区域２８をｎ型エミッタ区域５ｂ
と低抵抗結合する。導電被覆層２５とチャネル３７を通
して５ａと４ａの間のｐｎ接合が短絡され、導電被覆層
２８ａとチャネル３７を通して５ｂと４ｂの間のｐｎ接
合が短絡される。ｐ型エミンク２によってｎ型ベース３
内に注入された正キャリアはこれらの短絡が無いとき４
ａと５ａの間の境界面ならびに４ｂと５ｂの間の境界面
に送られるのであるが、これらの短絡があれば主として
ソース区域２１又は２８と導電チャネル３６又は３７を
通してｎ型エミッタ区域５ａと５ｂに送られ、ｎ型エミ
ッタ区域５ａと５ｂの間のｐｎ接合に別のキャリア注入
過程が生ずることはない。しかしこれによって負荷電流
ＩＬＩとＴＬｚおよび別のＰ型ベース区域に生ずる別の
負荷電流部分が遮断され、サイリスタはターンオフされ
る。
電圧パルス３５を加える。この電圧パルスによって部分
区域２２内でゲート電極２３の下に反転層３６が形成さ
れると同時に、部分区域２９においてもゲート電極３０
の下に対応する反転層３７が形成される。これらの反転
層は導電チャネルとなり、ソース区域２１をｎ型エミッ
タ区域５ａと、ソース区域２８をｎ型エミッタ区域５ｂ
と低抵抗結合する。導電被覆層２５とチャネル３７を通
して５ａと４ａの間のｐｎ接合が短絡され、導電被覆層
２８ａとチャネル３７を通して５ｂと４ｂの間のｐｎ接
合が短絡される。ｐ型エミンク２によってｎ型ベース３
内に注入された正キャリアはこれらの短絡が無いとき４
ａと５ａの間の境界面ならびに４ｂと５ｂの間の境界面
に送られるのであるが、これらの短絡があれば主として
ソース区域２１又は２８と導電チャネル３６又は３７を
通してｎ型エミッタ区域５ａと５ｂに送られ、ｎ型エミ
ッタ区域５ａと５ｂの間のｐｎ接合に別のキャリア注入
過程が生ずることはない。しかしこれによって負荷電流
ＩＬＩとＴＬｚおよび別のＰ型ベース区域に生ずる別の
負荷電流部分が遮断され、サイリスタはターンオフされ
る。
サイリスタのトリガリングに対してはゲート電極１３と
これに並列接続されたその他のゲート電極を半導体物体
を規準としてトリガ電圧パルス３２の電圧値となるまで
充電すればよいのに対して、そのターンオフに対しては
ゲート電極２３と３０の外にそれに並列接続されたゲー
ト電極をターンオフ電圧パルス３５の電圧値まで充電す
ればよい。
これに並列接続されたその他のゲート電極を半導体物体
を規準としてトリガ電圧パルス３２の電圧値となるまで
充電すればよいのに対して、そのターンオフに対しては
ゲート電極２３と３０の外にそれに並列接続されたゲー
ト電極をターンオフ電圧パルス３５の電圧値まで充電す
ればよい。
この両者は共に言うに足りない電力消費をもって実施さ
れる。
れる。
この発明の有利な実施態様においては制御入力端１５は
１つのインバータ３８の入力端と共通の制御入力端３９
に結ばれ、インバータ３８の出力端は制御入力端２６に
接続される。これによって共通の制御入力端３９には一
連の正と負の電圧パルス４０ａと４０ｂを合成したパル
ス電圧４０を導くことができる。この場合それぞれの正
パルス４０ａはパルス３２に対応してサイリスタをトリ
ガし、それぞれの負パルス４０ｂはパルス３５に対応し
てサイリスタをターンオフする。入力端１５と２６の減
結合はインバータ３８の作用による。
１つのインバータ３８の入力端と共通の制御入力端３９
に結ばれ、インバータ３８の出力端は制御入力端２６に
接続される。これによって共通の制御入力端３９には一
連の正と負の電圧パルス４０ａと４０ｂを合成したパル
ス電圧４０を導くことができる。この場合それぞれの正
パルス４０ａはパルス３２に対応してサイリスタをトリ
ガし、それぞれの負パルス４０ｂはパルス３５に対応し
てサイリスタをターンオフする。入力端１５と２６の減
結合はインバータ３８の作用による。
インバータ３８はサイリスタ上に集積しておくのがを利
である。
である。
上記の実施例と異なり縁端領域１２と１９を共通に被覆
しているゲート電極１３の代わりに、それぞれ制御入力
端１５に結ばれた２つの互いに分離されたゲート電極を
使用することも可能である。
しているゲート電極１３の代わりに、それぞれ制御入力
端１５に結ばれた２つの互いに分離されたゲート電極を
使用することも可能である。
第１の実施態様では区域４ａ、４ｂと５ａ、５ｂの外に
構成部品７．８．１０．１３．１７．２１．２３．２８
および３０がストライブ形に作られ、画面に垂直方向の
寸法が画面に平行方向の寸法より大きくなっている。他
方図示の断面形状を対称軸を４１とする回転対称半導体
物体のものとすることも可能である。この場合区域４ａ
と５ａは円環形であり、４ｂと５ｂは４ａと５ａとして
示されている円環状区域の別の断面を示すものとなる。
構成部品７．８．１０．１３．１７．２１．２３．２８
および３０がストライブ形に作られ、画面に垂直方向の
寸法が画面に平行方向の寸法より大きくなっている。他
方図示の断面形状を対称軸を４１とする回転対称半導体
物体のものとすることも可能である。この場合区域４ａ
と５ａは円環形であり、４ｂと５ｂは４ａと５ａとして
示されている円環状区域の別の断面を示すものとなる。
図に示されている電極と区域１０と２１についても同様
であり、これらはいずれも円環状に作られている。
であり、これらはいずれも円環状に作られている。
上記の実施態様の外に各半導体区域をそれぞれ逆の導電
型のもので置き換えた実施態様も可能である。この場合
電圧と電流は上記のものと逆の符号となり、端子へとＫ
の表示は逆になる。
型のもので置き換えた実施態様も可能である。この場合
電圧と電流は上記のものと逆の符号となり、端子へとＫ
の表示は逆になる。
図面はこの発明の実施例の断面構成を示す。
２・・・Ｐ型エミッタ
３・・・ｎ型ベース
４ａ、４ｂ・・・ｐ型ベース
５ａ、５ｂ・・・ｎ型エミッタ
ｌＯ・・・ソース区域
Claims (1)
- 【特許請求の範囲】 １）陽極側電極（６）を備えるｐ型エミッタ（２）、ｎ
型ベース（３）、ｐ型ベース（４ａ、４ｂ）および陰極
側電極（７、８）を備えるｎ型エミッタ（５ａ、５ｂ）
となる導電型を交互に反転して重なる一連の半導体層を
含み、エミッタの１つは１つ又はそれ以上のエミッタ区
域（５ａ、５ｂ）から成り、これらのエミッタに境を接
するベースはそれぞれ１つのエミッタ区域（５ａ、５ｂ
）を含む１つ又はそれ以上のベース区域（４ａ、４ｂ）
から成り、少なくとも１つのベース区域（４ａ）には第
１電界効果トランジスタ（Ｔ１）が所属し、このトラン
ジスタがベース区域（４ａ）にはめこまれそれと逆の導
電型にドープされたソース区域（１０）、ベース区域の
縁端領域（１２）、この縁端領域を覆い薄い電気絶縁層
（１４）でそれから分離されている第１ゲート電極（１
３）およびベース区域（４ａ）に境を接するベース（３
）の部分区域（１６）から構成され、ソース区域（１０
）はベース区域（４ａ）にも接触する第１導電被覆層（
１１）を備え、総ての第１ゲート電極（１３）は１つの
第１制御入力端（１５）に結ばれているサイリスタにお
いて、少なくとも１つのベース区域（４ａ）に第２の電
界効果トランジスタ（Ｔ３）がはめこまれ、このトラン
ジスタがベース区域内に含まれるエミッタ区域（５ａ）
の縁端領域（２０）、ベース区域にはめこまれ同じ導電
型を示す半導体領域（２１）およびエミッタ区域の縁端
領域（２０）と半導体領域（２１）の間にあって絶縁層
を介して第２ゲート電極（２３）で覆われているベース
区域部分区域（２２）から成ること、半導体領域（２１
）に第２の導電被覆層（２５）が接触し、この被覆層が
ベース区域（４ａ）にも接触していること、総ての第２
ゲート電極（２３）が第２の制御入力端（２６）に結ば
れていることを特徴とするサイリスタ。 ２）両制御入力端の一方（１５）が１つの共通制御入力
端（３９）およびインバータ（３８）の入力端に結ばれ
、インバータ（３８）の出力端は別の制御入力端（２６
）に結ばれていることを特徴とする請求項１記載のサイ
リスタ。 ３）２つの隣接ベース区域（４ａ、４ｂ）に所属する第
１電界効果トランジスタ（Ｔ１、Ｔ２）の第１ゲート電
極が両ベース区域（４ａ、４ｂ）の互いに向かい合った
縁端領域（１２、１９）を覆う共通のゲート電極（１３
）で構成されることを特徴とする請求項１又は２記載の
サイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3806000.0 | 1988-02-25 | ||
| DE3806000 | 1988-02-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251755A true JPH01251755A (ja) | 1989-10-06 |
Family
ID=6348198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012689A Pending JPH01251755A (ja) | 1988-02-25 | 1989-02-20 | サイリスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0329993A3 (ja) |
| JP (1) | JPH01251755A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522712B1 (en) * | 1991-06-10 | 1999-03-24 | Kabushiki Kaisha Toshiba | Thyristor with insulated gate |
| US5260590A (en) * | 1991-12-23 | 1993-11-09 | Harris Corp. | Field effect transistor controlled thyristor having improved turn-on characteristics |
| JP3163820B2 (ja) * | 1992-07-28 | 2001-05-08 | 富士電機株式会社 | 半導体装置 |
| JP3163910B2 (ja) * | 1994-08-31 | 2001-05-08 | 富士電機株式会社 | 絶縁ゲート型サイリスタ |
| DE4433796A1 (de) * | 1994-09-22 | 1996-03-28 | Daimler Benz Ag | Steuerbares Halbleiterbauelement |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| DE3435550A1 (de) * | 1984-09-27 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit erhoehter di/dt-festigkeit |
| DE3689680T2 (de) * | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
-
1989
- 1989-02-02 EP EP89101833A patent/EP0329993A3/de not_active Withdrawn
- 1989-02-20 JP JP4012689A patent/JPH01251755A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0329993A2 (de) | 1989-08-30 |
| EP0329993A3 (de) | 1990-03-21 |
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