JPS6137796B2 - - Google Patents

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JPS6137796B2
JPS6137796B2 JP59063452A JP6345284A JPS6137796B2 JP S6137796 B2 JPS6137796 B2 JP S6137796B2 JP 59063452 A JP59063452 A JP 59063452A JP 6345284 A JP6345284 A JP 6345284A JP S6137796 B2 JPS6137796 B2 JP S6137796B2
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JP
Japan
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semiconductor device
insulated gate
electrode
channel region
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JP59063452A
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JPS59215767A (ja
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Jaianto Bariga Bantobaru
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General Electric Co
Original Assignee
General Electric Co
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Publication date
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Application filed by General Electric Co filed Critical General Electric Co
Publication of JPS59215767A publication Critical patent/JPS59215767A/ja
Publication of JPS6137796B2 publication Critical patent/JPS6137796B2/ja
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    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 発明の背景と概要 本発明は絶縁ゲート半導体デバイスに関するも
のであり、更に詳しくはオン抵抗の小さな絶縁ゲ
ート半導体デバイスに関するものである。
本願は特願昭59−035441号（特願昭59−176929
号）に関連する。
絶縁ゲート半導体デバイスの長所は高インピー
ダンスのゲートを有することであり、そのためゲ
ート駆動回路に対する要求条件が最小限にし得
る。従来技術による絶縁ゲート半導体デバイスと
しては絶縁ゲート電界効果トランジスタ
（IGFET）があり、その１つの種類が金属・酸化
物・半導体電界効果トランジスタ（MOSFET）
である。IGFETはゲートを駆動するようにバイ
アスしない限り電流が流れない通常オフ型にする
こともできる。このような通常オフ型のデバイス
の半導体材料の本体は、相次いで隣接した、高濃
度にドーピングされたＮ導電型（すなわち「Ｎ
+」）ソース領域、中程度にドーピングされたＰ導
電型（すなわち「Ｐ」）ベース領域、中程度乃至
低濃度にドーピングされたＮ導電型（すなわち
「Ｎ」）ドリフト領域、ならびに高濃度にドーピン
グされたＮ導電型（すなわち「Ｎ+」）ドレイン領
域を含む。ソース電極およびドレイン領域がソー
ス領域およびドレイン領域にそれぞれ取り付けら
れ、デバイスに負荷電流を流すために外部回路に
接続するのに使用される。
従来のIFGETにおいては、Ｎドリフト領域の
ドーピング濃度は中程度乃至低濃度に、たとえば
１立方センチメートル当り約1014ドーパント原子
より低い濃度に選定されているので、デバイスは
順方向阻止状態では導通することなくソース電極
とドレイン電極との間の大きな電圧を支持するこ
とができる。しかし、Ｎドリフト領域の導電率が
低いと、IGFETのオン抵抗すなわち順方向導通
状態における抵抗が大きくなるという望ましくな
い結果が生じる。これにより、デバイスの電流定
路が厳しく制限される。
したがつて本発明の１つの目的は大きな順方向
阻止電圧を支持することができ、しかもオン抵抗
の小さい絶縁ゲート半導体デバイスを提供するこ
とである。
本発明のもう１つの目的は通常オフ特性を示
し、オン抵抗の小さな絶縁ゲート半導体デバイス
を提供することである。
本発明の更にもう１つの目的は寸法が小さく、
オン抵抗が小さな絶縁ゲート半導体デバイスを提
供することである。
簡略に述べると、本発明の一実施態様に従つて
提供される絶縁ゲート半導体デバイスはIGFET
を含み、これはＮ+ソース電極、Ｐベース領域、
Ｎドリフト領域、ならびにＮ+ドレイン領域を順
次隣接した構成で有する。ソース電極およびドレ
イン電極がＮ+ソース領域およびＮ+ドレイン領域
にそれぞれ取り付けられ、デバイスの通電用の主
電極を構成している。半導体デバイスには更に、
Ｎドリフト領域に接してそれとの間でPN接合を
形成するＰキヤリヤ注入領域、ならびにこのＰキ
ヤリヤ注入領域に接続されたバイアス手段も含さ
れている。バイアス手段は半導体デバイスのオン
状態の際に作用して、Ｐキヤリヤ注入領域から上
記PN接合を横断してＮドリフト領域に正孔（少
数電流キヤリヤ）を注入させるのに充分な電圧に
より該PN接合を順方向バイアスする。ドリフト
領域の正孔数の増加によつてドリフト領域の電子
数も同様に増加するので、ドリフト領域したがつ
て半導体デバイスのオン抵抗は数桁小さくなる。
本発明を構成すると考えられる要件は特許請求
の範囲に記載されているが、図面を参照しての以
下の説明により本発明が一層良く理解されよう。
実施例の説明 第１図は本発明に従つた半導体デバイス１０の
単一のセル即ち反復構造を示したものである。デ
バイス１０の各セルは互に類似しているので、以
下図示したセルについてだけ説明する。
半導体デバイス１０にはたとえばシリコンより
なる半導体本体１２が含まれている。半導体デバ
イス１０はIGFET２０を含み、このIGFET２０
にはＮ+ドレイン領域２２、Ｎドリフト領域２
４、Ｐベース領域２６、ならびにチヤンネル領域
２８即ちIGFET２０の順方向導通の際に導通領
域即ち導通チヤンネルがその中に存在する領域が
順次、隣接した構成で含まれている。IGFET２
０にはＮ+ソース領域３０も含まれており、これ
はチヤンネル領域２８とＰベース領域２６の両方
に接している。IGFET２０には更に、ゲート電
極１４、ソース電極１６、およびドレイン電極１
８も含まれている。ソース電極１６はＰベース領
域２６とＮ+ソース領域３０の両方に接してお
り、デバイス１０のソース電極としての役目を果
す。ドレイン電極１８はＮ+ドレイン領域２２に
接しており、デバイス１０のドレイン電極として
の役目を果す。IGFET２０のチヤンネル領域２
８は好ましくはＰ導電型半導体材料で構成され、
このためデバイス１０は通常オフ特性を示す。ゲ
ート電極１４は好ましくは半導体ウエーハすなわ
ち本体１２の酸化物である絶縁膜３２によつてチ
ヤンネル領域２８から絶縁分離されている。当業
者には明らかなように、ゲート電極１４に（ソー
ス電極１６に対して）充分な大きさの正バイアス
を印加することによつてチヤンネル領域２８の中
に電子の反転層（即ち導電領域）が誘起され、こ
のためソース電極１６からＮ+ソース領域３０、
チヤンネル領域２８を介してＮドリフト領域２４
に至る電子電流径路３３が完成する。
当業者には明らかなようにIGFET２０からＮ+
ソース領域３０を除いてもよい。その場合には、
チヤンネル領域２８をＮドリフト領域２４からソ
ース電極１６までずつと伸びるように変形しなけ
ればならない。これを行なうためには、ゲート電
極１４がその変形したチヤンネル領域２８全体の
上にあるようにゲート電極１４を変形しなければ
ならない。
IGFET２０は更にチヤンネル領域２８をＮ導
電型半導体材料で作ることによつて変更できる。
この場合、IGFET２０は通常オンのデバイスと
して知られているものになる。即ち、このように
変更されたIGFET２０を用いたデバイス１０を
ターンオフするためには、ゲート電極１４に駆動
バイアス電圧（具体的にはソース電極１６に対し
て負電圧）を印加することが必要になる。この電
圧の印加によりチヤンネル領域２８から電子がな
くなり、電子に対して非導通となる。
半導体デバイス１０にはＰキヤリヤ注入領域３
４も含まれており、これはIGFET２０のＮドリ
フト領域２４に接して、それとの間にPN接合３
６を形成している。本発明の１つの目的に従つ
て、後で詳述するバイアス手段３８が設けられ、
これはデバイス１０が「オン」状態にあるとき即
ち導通しているときPN接合３６を（シリコンの
デバイスの場合は少なくとも）0.6ボルトより大
きい電圧で順方向バイアスする。これにより正孔
電流径路３９で示したように、Ｐキヤリヤ注入領
域３４は正孔をIGFET２０のＮドリフト領域２
４に注入する。その結果、電子電流径路３３に生
じるドリフト領域２４中の電子数が増加し、Ｎド
リフト領域２４のオン抵抗が著しく低下する。Ｎ
ドリフト領域２４の正孔数が増加するにつれてそ
の領域の電子数が増加するという事実は、半導体
領域の中の高電界を避けるため半導体領域で正孔
と電子がほぼ均衡しなければならないという準中
性の原理に従つている。
PN接合３６を順方向バイアスするには、バイ
アス手段３８を使うことが好ましい。このバイア
ス手段３８には、たとえばＰ導電型のチヤンネル
領域４０、ならびに二酸化シリコン等の絶縁膜４
４によつてチヤンネル領域４０から絶縁分離され
たゲート電極４２が含まれる。ゲート電極４２を
図に略示したようにIGFETゲート電極１４とオ
ーム接続して、単一の制御信号で半導体デバイス
１０を動作させ得るようにできる。しかし、こう
するためにはチヤンネル領域４０と（IGFET２
０の）チヤンネル領域２８が同じ導電型の半導体
材料で作られていなければならない。チヤンネル
領域４０がＰ導電型の半導体材料で作られている
場合、ゲート電極４２に（ソース電極１６に対し
て）充分な大きさの正バイアスを印加することに
よつてチヤンネル領域４０に反転層（即ち導電領
域）が誘起される。逆にチヤンネル領域４０がＮ
導電型の半導体材料で作られている場合は、チヤ
ンネル領域４０から電子をなくして電子を通さな
いようにするにはゲート電極４２に充分な大きさ
の負バイアスが必要とされる。
バイアス手段３８を完成するため、Ｐキヤリヤ
注入領域３４に接しているがソース電極１６から
電気的に絶縁されている短絡電極４６が設けら
れ、短絡電極４６とチヤンネル領域４０との間に
Ｎ+領域４８が電気的に挿入されている。Ｐ型チ
ヤンネル領域４０を反転させるのに充分な正電圧
でゲート電極４２をバイアスすると、電子に対す
る電流径路５０が短絡電極４６からＮ+領域４
８、チヤンネル領域４０内の反転層を通つてＮド
リフト領域２４まで伸びる。代りの構成としてＮ
+領域４８を除いた場合は、チヤンネル領域４０
をＮドリフト領域２４から短絡電極４６までずつ
と伸びるように変形しなければならない。そのた
めにはゲート電極４２を変形して、変形されたチ
ヤンネル領域４０の全体の上にのるようにすれば
よい。
チヤンネル領域２８および４０がそれぞれＰ導
電型の半導体材料で構成された半導体デバイス１
０の導電状態での動作においては、ゲート電極１
４および４２に（ソース電極１６に対して）印加
された充分な大きさの正バイアスによつて、チヤ
ンネル領域２８および４０の中に反転層（即ち導
電領域）が誘起される。ドレイン電極１８に（ソ
ース電極１６に対して）正の電圧を印加すると、
ソース電極１６からＮ+ソース領域３０および反
転チヤンネル領域２８を通つてＮドリフト領域２
４に至る電流径路３３に電子電流の流れが誘起さ
れる。同時に、短絡電極４６からＮ+領域４８、
反転チヤンネル領域４０、Ｎドリフト領域２４、
ならびにＮ+ドレイン領域２２を通つてドレイン
電極１８に至る電流径路５０に電子電流の流れが
誘起される。上記のようにチヤンネル領域４０に
反転層が誘起されると、短絡電極４６とドレイン
電極１８とが実効的に電気接続されて、短絡電極
４６の電位はドレイン電極１８の電圧に追従す
る。しかし、ドレイン電極１８の電圧が（シリコ
ンのデバイスの場合少なくとも）約0.6ボルトを
越えて上昇し短絡電極４６の電位が対応してほゞ
この電圧に上昇するまで（したがつて、PN接合
３６を順方向バイアスするまで）は、電子電流径
路５０の電流レベルは無視できる。短絡電極４６
の電位がこのように上昇して、PN接合３６が順
方向バイアスされると、正孔電流径路３９で示す
ようにＰキヤリヤ注入領域３４からＮドリフト領
域２４に正孔が注入される。電流径路３９の正孔
および電流径路５０の電子は、通常のPN接合ダ
イオードを順方向バイアスした場合の陽極電極と
Ｐ領域との間の界面における正孔電子対の発生と
同様に、短絡電極４６とＰキヤリヤ注入領域との
間の界面における正孔電子対の発生によつて与え
られる。その結果、電子電流径路５０の電流レベ
ルは正孔電流径路３９の電流レベルと同じ速度で
上昇する。
正孔電流径路３９の電流の流れによつてＮドリ
フト領域２４の正孔数が上昇すると、領域２４の
電子数が上昇し、Ｎドリフト領域２４の抵抗が著
しく低下する。領域２４の電子電流に対する抵抗
は電子電流径路３３が通るデバイス１０の図示し
た他のどの領域よりもかなり高いのが普通なの
で、領域２４のオン抵抗が低下すると半導体デバ
イス１０のオン抵抗も同様に低下する。定量的に
は、本発明に従つた200ボルトのデバイス１０の
オン抵抗は本発明を採用しない200ボルトの
IGFETの約1/10になると予想され、本発明を採
用した1000ボルトのデバイス１０のオン抵抗は本
発明を採用しないIGFETの約1/100になると予想
される。
半導体デバイス１０はIGFETの従来の製造法
をほんの少し変更するだけで製造することができ
る。これはIGFET２０を含む第１図の右半分が
構造的にデバイス１０の図示した左半分に類似し
ていることから理解できる。違つているのは短絡
電極４６がソース電極１６から電気的に絶縁され
ているということだけである。即ち、もし短絡電
極４６をソース電極１６に相互接続すれば従来の
IGFETとなる。したがつて、本発明のデバイス
１０は従来のIGFET製造プロセスを変形するだ
けで製造することができる。そしてこの変形とは
単に、短絡電極４６のような、Ｐ導電型領域に接
するウエーハ１２の上面の１つ置きのすべての金
属被覆をソース電極のようなソース電極被覆と相
互接続しないことだけである。
バイアス手段３８のかわりの構成を第２図に示
してある。第２図に示すように、Ｐ+領域４７が
設けられ、Ｎ+領域４８とＰキヤリヤ注入領域３
４の両方に接している。Ｐ+領域４７およびＮ+領
域４８のドーピング濃度は充分に高いので、Ｐ+
領域４７とＮ+領域４８との間に存在するPN接合
４５はトンネル接合を構成する。このトンネル接
合は領域４７と４８との間のオーム性短絡即ちオ
ーム性接続として働く。並置された領域４７と３
４は導電型が類似しており、したがつてオーム接
続されているので、トンネル接合４５の存在によ
り第１図の短絡電極４６のような領域４８と３４
との間の短絡電極が不要になることがわかる。希
望する場合には、Ｐ+領域４７をもつと大きくし
てＰキヤリヤ注入領域３４の図示した部分の右半
分全体を占めるようにしてもよい。これは、たと
えば、IGFET２０のゲート電極１４（第１図）
がＰキヤリヤ注入領域３４の右半分の上方に重な
つている場合に、ゲート電極１４のバイアス電圧
により比較的軽濃度にドーピングされた領域３４
の中に望ましくない反転層が誘起されるのを防止
するために望ましい。
半導体デバイス１０の顕著な特徴は特に寸法が
コンパクトであるということである。本発明の他
の実施例として、このようにコンパクトな寸法で
はないが、オン抵抗が小さく、高インピーダンス
のゲートを持つという長所が得られ、希望により
通常オフ動作にできるものが考えられる。このよ
うな実施例の１つを第３図に示してある。
第３図には半導体デバイス１００の単一のセル
を示してある。第３図の参照番号が第１図と類似
のものは類似の部分を示している。デバイス１０
０には第１図のIGFET２０と同一のIGFET２
０′が含まれている。Ｐキヤリヤ注入領域３４′は
第１図のデバイス１０のＰキヤリヤ注入領域３４
と同様に働くが、バイアス手段３８′でバイアス
される。このバイアス手段３８′はＰキヤリヤ注
入領域３４′とは分離したＰ領域１０２を含んで
いるという点でデバイス１０のバイアス手段３８
と異なつている。このためバイアス手段３８′の
短絡電極４６′をＰキヤリヤ注入領域３４′にオー
ム接続することが必要になる。これはたとえば領
域３４′に接する電極１０４ならびに短絡電極４
６′と電極１０４との間の導電接続部１０６で行
なわれる。
半導体デバイス１００は前述の第１図の半導体
デバイス１０と本質的に同じように動作し、公知
のIGFET製造法を使つて製造することができ
る。
半導体デバイス１００は容易に変形して本発明
の他の実施例を得ることができる。たとえばバイ
アス手段３８′のかわりに全く別個の半導体デバ
イスに（図示しない）変形したバイアス手段を設
け、これをＰキヤリヤ注入領域３４′に導通接続
する。
以上、オン抵抗が低く、通常オフ特性を示すよ
うに容易に製造できる絶縁ゲート半導体デバイス
について説明してきた。デバイスの特に好ましい
実施例ではコンパクトな寸法になり、しかも従来
のIGFET製造法を少し変形するだけで製造する
ことができる。
本発明のいくつかの好ましい特徴だけを図面に
よつて説明してきたが、当業者が多くの変形や置
換を行ない得ることが明らかである。たとえば、
相補的なデバイスを作ることもできる。この場
合、Ｎ導電型の半導体材料のかわりにＰ導電型の
半導体材料を使い、Ｐ導電型の半導体材料のかわ
りにＮ導電型の半導体材料を使う。更に、前述の
ゲート電極は図面に略示した金属被覆ではなく高
濃度にドーピングしたポリシリコン等の耐火性材
料で作ることもできる。更に、図示したデバイス
は拡散領域を持つ金属・酸化物・半導体
（DMOS）であるが、エツチングによる「Ｖ」字
形溝を持つ金属・酸化物半導体（VMOS）を作る
こともできる。したがつて、特許請求の範囲は本
発明の真の精神の範囲内に入るこのようなすべて
の変形と置換を包含する。
【図面の簡単な説明】
第１図は本発明による半導体デバイスの一部分
の概略断面図である。第２図は第１図のバイアス
手段３８の変形を詳しく示す断面図である。第３
図は本発明の別の実施例の半導体デバイスの一部
分の概略断面図である。 主な符号の説明、１０，１００……半導体デバ
イス、１４，１４′……ゲート電極、１６，１
６′……ソース電極、１８，１８′……ドレイン電
極、２０，２０′……IGFET、２２，２２′……
ドレイン領域、２４，２４′……ドリフト領域、
２６，２６′……ベース領域、２８，２８′……チ
ヤンネル領域、３４，３４′……キヤリヤ注入領
域、３６，３６′……PN接合、３８，３８′……
バイアス手段、４０，４０′……チヤンネル領
域、４２，４２′……ゲート電極、４５……PN接
合、４６，４６′……短絡電極。

Claims (1)

  1. 【特許請求の範囲】 １ オン抵抗の低い絶縁ゲート半導体デバイスに
    於いて、(a)順次に構成されたドレイン領域、ドリ
    フト領域、ベース領域および第１のチヤンネル領
    域を含み、ベース領域が一導電型であり、ドレイ
    ンおよびドリフト領域が反対導電型であり、そし
    て更に、上記ドレイン領域に取り付けられたドレ
    イン電極、少なくとも上記ベース領域に取り付け
    られたソース電極、および上記第１のチヤンネル
    領域から絶縁分離されていて、印加されたバイア
    ス電圧に応じて上記第１のチヤンネル領域の導電
    状態を定めるように働く第１のゲート電極を含む
    絶縁ゲート電界効果トランジスタ、(b)上記ドリフ
    ト領域に接してそれとの間でPN接合を形成する
    一導電型キヤリヤ注入領域、ならびに(c)上記キヤ
    リヤ注入領域に接続されたバイアス手段であつ
    て、半導体デバイスのオン状態の間、上記PN接
    合を順方向バイアスして上記キヤリヤ注入領域か
    ら上記PN接合を横切つて上記ドリフト領域内に
    キヤリヤを注入させることにより上記ドリフト領
    域したがつて半導体デバイスのオン抵抗を低下さ
    せるように働くバイアス手段を有することを特徴
    とするオン抵抗の低い絶縁ゲート半導体デバイ
    ス。 ２ 特許請求の範囲第１項記載の絶縁ゲート半導
    体デバイスに於いて、上記バイアス手段が、上記
    キヤリヤ注入領域に接しているが上記ソース電極
    から電気的に絶縁されている短絡電極、上記キヤ
    リヤ注入領域に接していて、上記第１のチヤンネ
    ル領域が導電状態にあるときに上記ドリフト領域
    から上記短絡電極へ伸びる反対導電型の電流径路
    を完成する第２のチヤンネル領域、ならびに上記
    第２のチヤンネル領域から絶縁分離されていて、
    印加されたバイアスに応じて上記第２のチヤンネ
    ル領域の導電状態を定めるように働く第２のゲー
    ト電極で構成されている、絶縁ゲート半導体デバ
    イス。 ３ 特許請求の範囲第２項記載の絶縁ゲート半導
    体デバイスに於いて、上記バイアス手段が更に反
    対導電型の領域を含み、この反対導電型の領域は
    上記キヤリヤ注入領域に接していると共に、上記
    第２のチヤンネル領域と上記短絡電極との間に電
    気的に挿入されていて上記ドリフト領域から上記
    短絡電極に至る上記電流径路の中に含まれてい
    る、絶縁ゲート半導体デバイス。 ４ 特許請求の範囲第１項記載の絶縁ゲート半導
    体デバイスに於いて、上記第１のチヤンネル領域
    および上記第２のチヤンネル領域がそれぞれ一導
    電型の半導体材料で構成されており、これによ
    り、半導体デバイスが通常オフ特性を示すように
    した、絶縁ゲート半導体デバイス。 ５ 特許請求の範囲第２項記載の絶縁ゲート半導
    体デバイスに於いて、上記第１のゲート電極と上
    記第２のゲート電極が一緒にオーム接続されてい
    て、単一の制御信号により半導体デバイスを動作
    させるようにした、絶縁ゲート半導体デバイス。 ６ 特許請求の範囲第１項記載の絶縁ゲート半導
    体デバイスに於いて、上記バイアス手段が、上記
    キヤリヤ注入領域に接する一導電型の第１の高濃
    度にドーピングされた領域、ならびに上記キヤリ
    ヤ注入領域と上記第１の高濃度にドーピングされ
    た領域の両方に接した反対導電型の第２の高濃度
    にドーピングされた領域を有し、上記第１および
    第２の高濃度にドーピングされた領域が共に、両
    者間にトンネル接合を形成するのに充分な濃度に
    ドーピングされており、上記バイアス手段が更
    に、上記キヤリヤ注入領域に接していて、当該第
    ２のチヤンネル領域が導電状態にあるとき上記ド
    リフト領域から上記第２の高濃度にドーピングさ
    れた領域へ伸びる反対導電型の電流径路を完成す
    る第２のチヤンネル領域、ならびに上記第２のチ
    ヤンネル領域から絶縁分離されていて、印加され
    たバイアス電圧に応じて上記第２のチヤンネル領
    域の導電状態を定めるように働く第２のゲート電
    極とを有している、絶縁ゲート半導体デバイス。 ７ 特許請求の範囲第６項記載の絶縁ゲート半導
    体デバイスに於いて、上記第１のチヤンネル領域
    および上記第２のチヤンネル領域がそれぞれ一導
    電型の半導体材料で構成されており、これにより
    半導体デバイスが通常オフ特性を示すようにし
    た、絶縁ゲート半導体デバイス。 ８ 特許請求の範囲第６項記載の絶縁ゲート半導
    体デバイスに於いて、上記第１のゲート電極と上
    記第２のゲート電極が一緒にオーム接続されてい
    て、単一の制御信号により半導体デバイスを動作
    させるようにした、絶縁ゲート半導体デバイス。 ９ 特許請求の範囲第１項記載の絶縁ゲート半導
    体デバイスに於いて、上記バイアス手段が、上記
    ドリフト領域に接する一導電型の別の領域、上記
    別の領域に接していて、上記キヤリヤ注入領域に
    オーム接続されているが上記ソース電極から電気
    的に絶縁されている短絡電極、上記別の領域に接
    していて、当該第２のチヤンネル領域が導電状態
    にあるとき上記ドリフト領域から上記短絡電極へ
    伸びる反対導電型の電流径路を完成する第２のチ
    ヤンネル領域、ならびに上記第２のチヤンネル領
    域から絶縁分離されていて、印加されたバイアス
    電圧に応じて上記第２のチヤンネル領域の導電状
    態を定めるように働く第２のゲート電極で構成さ
    れている、絶縁ゲート半導体デバイス。 １０ 特許請求の範囲第９項記載の絶縁ゲート半
    導体デバイスに於いて、上記第１のチヤンネル領
    域および上記第２のチヤンネル領域がそれぞれ一
    導電型の半導体材料で構成されており、これによ
    り、半導体デバイスが通常オフ特性を有するよう
    にした、絶縁ゲート半導体デバイス。 １１ 特許請求の範囲第９項記載の絶縁ゲート半
    導体デバイスに於いて、上記第１のゲート電極と
    上記第２のゲート電極が一緒にオーム接続されて
    いて、単一の制御信号により半導体デバイスを動
    作させるようにした、絶縁ゲート半導体デバイ
    ス。 １２ 特許請求の範囲第１項記載の絶縁ゲート半
    導体デバイスに於いて、半導体デバイスがシリコ
    ンで構成されている、絶縁ゲート半導体デバイ
    ス。 １３ 特許請求の範囲第１１項記載の絶縁ゲート
    半導体デバイスに於いて、上記絶縁ゲート電界効
    果トランジスタの上記ベース領域がＰ導電型の半
    導体材料で構成され、上記絶縁ゲート電界効果ト
    ランジスタの上記ドリフト領域および上記ドレイ
    ン領域がＮ導電型の半導体材料で構成されてい
    る、絶縁ゲート半導体デバイス。 １４ 特許請求の範囲第１項記載の絶縁ゲート半
    導体デバイスに於いて、上記ベース領域に接して
    ソース電極が設けられていて、上記第１のチヤン
    ネル領域が上記ソース電極に接すると共に上記ゲ
    ート電極の下に配置されている絶縁ゲート半導体
    デバイス。
JP59063452A 1983-04-04 1984-04-02 オン抵抗の低い絶縁ゲ−ト半導体デバイス Granted JPS59215767A (ja)

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US4743952A (en) 1988-05-10
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