JPS59151472A - ラテラルｄｍｏｓトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＯＳ　（金属酸化物半導体）電界効果トラン
ジスタ・デバイスに関し、特にラテラルＤＭ０８（２重
拡散ＭＣｌ８　）電界効果トランジスタに関する。

かかるトランジスタは、一つ又は複数の領域の全体又は
一部をイオン注入によって作製できかつゲート電極を金
属以外の材料例えば多結晶シリコンの導電層で構成でき
るが、しばしば２重拡散ＭＯ８）ラン、ジスタ又はＤＭ
Ｏ８）ランジスタと呼ばれる。同様に、ゲート電極及び
半導体表面の間の忰縁材料は階化物以外の絶縁材料例え
ば窒化シリコンで構成することができる。典型的な高電
圧ラテラルＤＭＯ８）ランジスタが米国特許第４８００
、１５０号の第１図に記載されており、このトランジス
タは第１導電形式（ｐ形）の半導体基板と、この半導体
基板の主表面における第２導電形式（ｎ形）のエピタキ
シャル表面層と、このエヒ。

タキシャル表面層における。第１導電形式の表面隣接チ
ャンネル領域における第２導電形式の表面隣接ソース領
域と、エピタキシャル表面層においてチャンネル領域か
ら離間した第２導電形式の表面隣接ドレイン領域とを備
え、エピタキシャル表面層上に絶縁層を配設し、この絶
縁層が少なくとも、ソース領域及びドレイン領域間に位
置するチャンネル領域の部分を蔽うようにし、絶縁ソー
ス領域及びドレイン領域間に位置するチャンネル領域の
部分上の絶縁層上にゲート電極を配設し、このゲート電
極をエピタキシャル表面層から絶峠する一方、このトラ
ンジスタのソース領域及びドレイン領域にソース電極及
びドレイン電極をそれぞれ接続している。かかる従来の
高電圧ＤＭＯ８・トランジスタは典型的には、約２５０
ｖの降伏電圧に対し約２５〜８０μｍ程度の比較的厚い
エピタキシャル表面層を有している。　　゛ 高電圧半導体デバイスの降伏特性は、Ａｐｐ８１８他著
の論文”　Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｔｈ１ｎ　Ｌａ
ｙｅｒ　Ｄｅｖｉｃｅｓ（ＲＫＳＵＲＦ　Ｄｅｖｉｃｅ
ｓ　）”、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒ
ｏ−ｎｉｏ　Ｄｅｖｉｃｅｓ　ＭｅｅｔｉｎｇＴｅｃｈ
ｎｉｃａｌ　Ｄｉｇｅｓｔ、　Ｄｅｃｅｍｂｅｒ１９７
９、第２８８〜２４０頁及び米国特許第４２９２６４２
号に記載された、表面電界低減（ＲＥ　ｄｕｃｅｄＳ　
ＵＲｆａｃｅ　Ｆｉｅｌｄ　→ＲＥ　Ｓ　ＵＲＦ　）技
術を用いることによって改善することができる。特に、
表面電界低減技術によって製造されるデバイスの降伏特
性の改善は、厚さが一層薄いが、表面電界を低減するた
め著しくドーピングしたエピタキシャル表面層を使用す
ることにより達成される。更に、例えば米国特許第４８
００１５０号及び特開昭５６−４５０７４号公報に記載
されているように、直接外部接続部を有しない表面領域
を用いてＭＯＳデバイスにおける表面電界を再分配する
ことも行われて（４） いる。

０ｏ１ａｋ他著の論文″Ｌａｔｅｒａｌ　ＤＭＯ８Ｐｏ
ｗｅｒ　Ｔｒａｎ−ｓｉｓｔｏｒ　Ｄｅｓｉｇｎ”、工
ＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔ′ｔ
ｅｒｓ。

Ｖ６１．　ＥＩ）Ｌ　−１ｔ　Ａｐｒｉｌ　１９７　Ｂ
、第５１〜３８頁に記載されているように、表面電界低
減技術がラテラル５ＤＭＯ８）ランジスタに適用され、
その結果このトランジスタの特性が著しく改善された。

高電圧ＤＭ６Ｓ）ランジスタにおいては降伏電圧及びオ
ン抵抗に対する要求は通常は両立せず、その目標は降伏
電圧は増大させる一方、オン抵抗を比較的１０小さく維
持することである。従来の表面電界低減技術を使用し、
かつ降伏電圧は一定と仮定すると、普通の（エピタキシ
ャル表面層の厚さが厚い）ＤＭＯＳトランジスタと同−
区域又は面積を占めるデバイスにおいてオン抵抗を係数
的８′だけ改善　１５（例えば減少）することができる
。しかし乍ら、かかるデバイスのオン抵抗特性を一層改
善することが、特に、オン抵抗が重要なパラメータであ
る高電圧□電ガデバイズにつき切望される。理想的には
、かかるオン抵抗における改善は、このデバイノ・）ス
の降伏電工特性を劣化することなく達成する必要がある
。

本発明の目的は、改善されたオン抵抗特性を有するラテ
ラルＤＭＯ８）ランジスタを提供するにある。

本発明の他の目的は、その降伏電圧特性を劣化すること
なく改善されたオン抵抗特性を有するラテラルＤＭＯ８
）ランジスタを提供するにある。

かかる目的を達成するため本発明のラテラルＤＭＯ８）
ランジスタは、第２導電形式の前記エピタキシャル表面
層に第１導電形式の表面隣接注入領域な配設して前記エ
ピ４タキシャル表面層とｐ−ｎ接合を形成し、前記注入
領域を前記チャンネル領域及び前記ドレイン領域の間に
おいて前記ドレイン領域に比べ前記チャンネル領域に近
づけて配設するよう構成したことを特徴とする。本発明
の好適な実施例では注入領域はチャンネル領域に近づけ
るがチャンネル領域と接触しないよう配設する。また本
発明のトランジスタは、前記注入領域に注入電極を電気
的に接続して前記注入領域に外部電圧を直接供給できる
よう構成したことを特徴とする。

この注入領域は、当該トランジスタがオン状態にある場
合このトランジスタのドリフト領域に少数キャリアを注
入するよう作動し、その結果一層多い電子がソース領域
から放射されて電荷の中性が維持される。これにより、
オン抵抗が著しく低減され、しかもこのトランジスタの
降伏電圧特性は劣化されない。

次に図面につき本発明の詳細な説明する。

図面は本発明の実施例として高電圧用に好適なラテラル
ＤＭＯ８）ランジスタを示す。なお図面は実際の寸法比
を示すものではなく、特に、図面を明瞭にするため垂直
方向の寸法を誇大に示しである。また、同一導電形式の
半導体領域は同一方向の斜線を施して示しである。

図面において、ラテラルＤＭＯ８）ランジスタｌは、第
１導電形式として本例ではｐ形とした半導体基板１０と
、この基板の第１主表面ｌｌ上に配設され、第１導電形
式と反対の第２導電形式として本例ではｎ形としたエピ
タキシャル表面層１２とを有する。エピタキシャル表面
層１２には第１導電形式の表面隣接チャンネル領域１６
を配設し、このチャンネル領域１６はエピタキシャル表
面層１２とｐ−ｎ接合１７を形成する″。チャンネル鋼
域１６には第２導電形犬の表面隣接ソース領域１４を配
設し、同じく第２導電形□式の表面隣接ドレイン領域２
０を、エピタキシャル表面層１２においてチャンネル領
域１６から離間した場所に配設する。チャンネル領域１
６は、ソース領域及びドレイン領域間に配設されこのト
ランジスタのチャンネルを形成する前面隣接部１８を有
する。エピタキシャル表面層１２の上には絶縁層２２を
配設し、この絶縁層は少なくとも、このトランジスタの
ソース領域及びドレイン領域間に位置するチャンネル領
域１６の部分を蔽うようにする。本例では絶縁層２２は
段付き層として示してさりかつ酸化シリコンで構成する
が、木登□明の範囲内で他の形状及び他の絶縁材料を使
用することも・できる。チャンネル１８上の絶縁層２２
上にゲ（８） −ト電極２４（端子Ｇ）を配設し、ソース電極２６及び
ドレイン電極２８（端子Ｓ及びＤ）によりこのＤＩＯ８
）ランジスタのソース領域及びドレイン領域に対する電
気□接続部を構成する。基板電極８０（端子ＳＳ）によ
り基板１ｏの下側における第２主表面１８に対する電気
接続部を構成する。

かかる一般的な形式のＤＭＯ８）ランジスタ（上に述べ
た）はこの技術分骨では周知であるから、これ以上詳細
な説明は省略する。上述したように、′かかるトランジ
スタにおけるエピタキシャル表面層１２は、・典型的に
は、約２５’ＯＶの降伏電圧に対し約２５〜８０μｍ程
度の厚さを有する比較的厚い層である。かかる比較的厚
いエピタキシャル層は、ゲート電極２４の下のｐ−ｎ接
合１７の湾曲した区域における過密な電界に起因してこ
の湾曲区域においてｐ−・ｎ接合を逆方向アバランシ破
壊しＤＭＯ８）ランジスタを破壊しようとする傾向を呈
す、る。この特性によりＤＭ・Ｏ８）ランジスタの最大
動作電圧が制限されるから、この特性は高電圧における
用途において特に望ましくないという問題がある。

この問題は、前記００１　ａｋ他著の論文″Ｌａｔｅｒ
ａｌＤＭＯ８ｐｏｗｅｒ　Ｔｒａｎｓｉｓｔｏｒ　Ｄｅ
ｓｉｇｎ”においてラテラルＤＭＯ９）ランジスタに適
用された表面電界低減（ＲＥＳＵＲＦ）技術により、一
部克服される。

即ちエピタキシャル表面層の厚さを著しく減少して約８
〜１５μｍにすると同時に、エピタキシャル表面層にお
けるドーピング・レベル全増大して許容できるオン抵抗
値を維持することにより、高電圧降伏特性をかなり改善
することができる。従って、エピタキシャル表面層１２
に対し適切な厚さ及び固有抵抗が選定されたと仮定する
と、上に参照して説明した図面により表面電界低減形Ｄ
ＭＯＳトランジスタも表わすことができる。表面電界低
減技術によれば、ドーピング濃度及びエピタキシャル表
面層の厚さの積（Ｎｅｐｉ、　ｘｄｅｐｉ　）は典型的
には約１０　原子／ＣＩＩＩ″にする必要がある。この
技術を使用すると、オン抵抗を普通のトランジスタと同
−区域又は面積を占めるＤＭＯ８）ランジスタに対し約
係数８だけ低減できる一方、同じ降伏電圧が維持される
。それにも拘らず、オン抵抗を更に低減することが、特
に、高電圧用のＤＭＯＳトランジスタに対して切望され
る。

本発明は、ラテラルＤＭｏＳトランジスタのチャンネル
領域及びドレイン領域の間のエピタキシャル表面層に表
面隣接注入領域を配設することにより、オン抵抗を更に
著しく低減することができ、しかも降伏電圧特性が劣化
しないことを認識し、これを基礎として為したものであ
る。本発明は普通のＤＭＯ８）ランジスタに適用で計る
一方、上述したように表面電界低減技術に従ってエピタ
キシャル層が選定されるＤＭＯ８）ランジスタに本発明
の注入領域を配設することにより最適の性能が得られる
。

本発明では図示のラテラルＤＭＯ８）ランジスタ１にお
いて、ｎ形エピタキシャル表面層１２に第１導電形式（
ｐ形）の表面隣接注入領域８２を配設して、注入領域８
２及びエピタキシャル表面層１２の間にｐ−ｎ接合８８
を形成する。注入類ｒｌｌ＋ 域８２はチャンネル領域１６及びドレイン領域２０の間
に配設し、かつ図示の如く、ドレイン領域２０に比ペチ
ャンネル領域１６に近づけて配設する。本発明の好適な
実施例では、最適動作のため注入領域８２はチャンネル
領域１６に近づけるが、チャンネル領域と接触はしない
よう配設する。

エピタキシャル表面層１２が約１０μｍの厚さ及び約１
．０Ｘ１０　　原子／　ｃｍ”　のドーピング・レベル
を有し、かつ基板ＩＯが約４．０Ｘ１０　　原子／備３
のドーピング・レベルを有する典型的な表面電界低減Ｄ
ＭＯ８）ランジスタでは、注入領域８２はその厚さを約
１．０μｍとし、かつその表面ドーピング・レベルを約
１０　原子／Ｃ−とすることができる。本例では基板１
０及び注入領域８２はｐ形材料で構成し、エピタキシャ
ル表面層１２はｎ形材料でｍ成する。注入領域の形成方
法は厄介なものではなく、従って注入領域は普通の注入
拡散技術を用いて所望の如く形成することができる。

本例のＤＭＯ８）ランジスタの構造は注入領域８２の上
側表面に電気的に接続する注入電極８４（１２） をもって完成される。注入電極８４は絶縁層２２を介し
て注入領域８２と接触させてＤＭＯ８）ランジスタの上
側表面において注入電極に対する直接接続（端子工）を
行うようにする。

図面に示した本発明のラテラルＤＭＯ８）ランジスタは
、注入電極８４により直接注入領域８２に小さい正電圧
（約１〜８ｖの範囲の）が供給されるとオン状態になる
よう作動する。接地した基板電極８０及びソース電極２
６と共に、ドレイン電極２８に高電圧が供給された場合
、ゲート電極２４に適当な正電圧を供給することにより
トランジスタはターンオンされる。その場合多数キャリ
ア（電子）はソース領域１４からチャンネル１８及びド
リフト領域（エピタキシャル表面層１２においてチャン
ネル及びドレイン領域の間の部分）を介してドレイン領
域２０に向って移動する。このトランジスタがオン状態
にある場合、エピタキシャル表面層１２において注入領
域８２の近傍の領域の電圧は典型的には少なくとも１ｖ
より小さいので、ｐ−ｎ接合８８は順方向にバイアスさ
れ、少数キャリア（ホール）が注入領域８２からドリフ
ト領域に注入される。これに対しドリフト領域における
電荷の中性を維持するため一層多くの電子がソース領域
１４からドリフト領域に入り、その結果オン抵抗が著し
く低減される。

ソース領域及びドレイン領域の間には埋導通が起らない
オフ状態では、エピタキシャル表面層１２において注入
領域８２の近傍の領域の電圧は約１０Ｖに上昇し、従っ
てｐ−ｎ接合８８は逆方向にバイアスされ、注入領域８
２からドリフト領域への少数キャリアの注入が自動的に
遮断される。

このトランジスタがターンオフされた場合、オン状態に
おける注入に起因してドリフト領域に存在するホールは
接地された基板に向って拡散し、ホール流入部として作
動するこの基板によって集められる。ターンオフ速度は
、エピタキシャル表面層１２が相対的に薄いこと（表面
電界低減技術の使用に起因して）並にエピタキシャル表
面層１２及び基板１０の間のインタフェース区域又は面
積が大きいことにより増大される。

注入領域のバイアス電圧につき２つの動作モードが可能
である。注入領域に比較的低い電圧（例えば１．５　Ｖ
　）を供給した場合、この電圧はオン状態及びオフ状態
の両方において一定に維持することができる。一方、注
入領域に高い電圧（例えばａ、ＯＶ　）を′１供給した
場合、オフ状態においてはこの電圧を低減又は除去する
必要がある。後者の動作モードは若干複雑になる一方、
オン抵抗の低減が一層顕著になる。

・ンピーータによる分析及びｔ備試験の結果、本竺明に
よる注入領域を使用することによりラテラルＤＭＯ８）
ランジスタのオン抵抗を係数的ｌＯだけ低減することが
でき、かつこの著しい改善を、トランジスタの降伏電圧
特性をほは劣化することなく達成できることを見出した
。本発明のラテラルＤＭＯ８）ランジスタはスイッチン
グ速度が普通のラテラルＤＭＯ８）ランジスタより若干
遅いが、普通のバイポーラ電力トランジスタより早く、
多くの用途に対し遥に好適である。

従って、ラテラルＤＭＯ８）ランジスタにおい（１５） てチャンネル領域及びドレイン領域の間に注入領域を設
けることにより、本発明によれにラテラル］）ＭＯＳ）
ランジスタのオン抵抗特性が著しく低減され、しかもそ
の高電圧降伏特性を劣化することはない。

以上、本発明を図示の実施例につき詳細に説明したが本
発明はかかる実施例に限定されず、本発明の範囲内で種
々の変形が可能であること勿論で４　　　ある。

【図面の簡単な説明】

図面は本発明の実施例の要部断面図である。 １・・・ラテラルＤＭＯ８）ランジスタ１０・・・半導
体基板 １１・・・第１主表面 １２・・・エピタキシャル表面層 １８・・・第２主表面 １４・・・表面隣接ソース領域 １６・・・表面隣接チャンネル領域 １７・・・ｐ−ｎ接合 １８・・・チャンネル （１６） ２０・・・表面隣接ドレイン領域 ２２・・・絶縁Ｍ　　　　　　２４−・・ゲート電極２
６・・・ソース電極　　　２Ｂ−・・ドレイン電極８０
・・・基板電極　　　　８２・・・注入領域８８・・・
ｐ−ｎ接合　　　８４・・・注入電極フルーイランペン
ファプリケン ！ １．明細書第６頁第４行のｒ　Ａｐｒｉｌ　１．９７８
　、Ｊ　ヲ手続補正書 昭和５９年２　月　７　日 １、事件の表示 昭和５８年　特　許　願第２４４８８８号２・発明の名
称 ラテラルＤＭＯ８）ランジスタ ３、補正をする者 事件との関係　特許出願人 名称　　　　エヌ・ベー・フィリップス・フルーイラン
ペン７アプリケン ５゜ ６・補正の対象　明細書の１発明の詳細な説明」の欄７
、補正の内容　（別紙の通り）

Claims (1)

1. 【特許請求の範囲】 ｔ　第１導電形式の半導体基板と、前記基板の第１主表
   面上における第１導電形式と反対の第２導電形式のエピ
   タキシャル表面層と、前記エピタキシャル表面層に配設
   されかつ前記エピタキシャル表面層とｐ−ｎ接合を形成
   する第１導電形式の表面隣接チャンネル領域と、前記チ
   ャンネル領域における第２導電形式の表面隣接ソース領
   域と、前記エピタキシャル　′表面層において前記チャ
   ンネル領域から離間して配設される第２導電形式の表面
   隣接ドレイン領域と、前記エピタキシャル表面層上に配
   設されかつ少なくとも前記ソース領域及び前記ドレイン
   領域の間に位置する前記チャンネル領域の部分を蔽う絶
   縁層と、前記チャンネル領域の前記部分上で前記絶縁層
   上に配設されかつ前記エピタキシャル表面層から電気的
   に分離されたゲート電極と、該ラテラルＩ）［０８）ラ
   ンジスタの前記ソース領域及ヒ・　前記ドレイン領域に
   それぞれ接続したソース電極及びドレイン電極と、前記
   基板の前記第１主衷面と反対側の第２主表面上゛の基板
   電極とを備えるう：テラルＤＭＯＳ）ランジスタにおい
   て、　　　　・ 第２導電形式の前記エピタキシャル表面層に第１導電形
   式の表面隣接注入領域を配設して前記エピタキシャル表
   面層とｐ−ｎ接合を形成し、前記注入領域を前記チャン
   ネル領域及び前記ドレイン領域の間において前記ドレイ
   ン領域に比べ前記チャンネル領域に近づけ、て配設し、
   前記注入領域に注入電極を電気的に接続して前記注入領
   域に外部電圧を直接供給できるよう構成したことを特徴
   とするラテラルＤＭＯ８）ランジスタ。 ｉ　前記エピタキシャル表面層のドービ゛ング濃度Ｎ及
   び厚さｄを、表面電界低減技術に従ってははＮｘｄ＝１
   ０　　原子／Ｃ−となるよう選定する特許請求の範囲第
   １項記載のラテラル＆　前記表面隣接注入領域を、前記
   チャンネル領域に隣接するが接、触しないよう配設！る
   特許請求の範囲第１項記載のラテラルＤＭＯＳトランジ
   スタ。 表　前記注入領域が約ｌｐｍの厚さ及び約１０１９原子
   ／ｃｍ８の表面ドーピング・レベルを有する特許請求の
   範囲第１項記載のラテラルＤ　Ｍ　ＯＳトランジスタ。