JPS59151472A - ラテラルdmosトランジスタ - Google Patents
ラテラルdmosトランジスタInfo
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- JPS59151472A JPS59151472A JP24438383A JP24438383A JPS59151472A JP S59151472 A JPS59151472 A JP S59151472A JP 24438383 A JP24438383 A JP 24438383A JP 24438383 A JP24438383 A JP 24438383A JP S59151472 A JPS59151472 A JP S59151472A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMOS (金属酸化物半導体)電界効果トラン
ジスタ・デバイスに関し、特にラテラルDM08(2重
拡散MCl8 )電界効果トランジスタに関する。
ジスタ・デバイスに関し、特にラテラルDM08(2重
拡散MCl8 )電界効果トランジスタに関する。
かかるトランジスタは、一つ又は複数の領域の全体又は
一部をイオン注入によって作製できかつゲート電極を金
属以外の材料例えば多結晶シリコンの導電層で構成でき
るが、しばしば2重拡散MO8)ラン、ジスタ又はDM
O8)ランジスタと呼ばれる。同様に、ゲート電極及び
半導体表面の間の忰縁材料は階化物以外の絶縁材料例え
ば窒化シリコンで構成することができる。典型的な高電
圧ラテラルDMO8)ランジスタが米国特許第4800
、150号の第1図に記載されており、このトランジス
タは第1導電形式(p形)の半導体基板と、この半導体
基板の主表面における第2導電形式(n形)のエピタキ
シャル表面層と、このエヒ。
一部をイオン注入によって作製できかつゲート電極を金
属以外の材料例えば多結晶シリコンの導電層で構成でき
るが、しばしば2重拡散MO8)ラン、ジスタ又はDM
O8)ランジスタと呼ばれる。同様に、ゲート電極及び
半導体表面の間の忰縁材料は階化物以外の絶縁材料例え
ば窒化シリコンで構成することができる。典型的な高電
圧ラテラルDMO8)ランジスタが米国特許第4800
、150号の第1図に記載されており、このトランジス
タは第1導電形式(p形)の半導体基板と、この半導体
基板の主表面における第2導電形式(n形)のエピタキ
シャル表面層と、このエヒ。
タキシャル表面層における。第1導電形式の表面隣接チ
ャンネル領域における第2導電形式の表面隣接ソース領
域と、エピタキシャル表面層においてチャンネル領域か
ら離間した第2導電形式の表面隣接ドレイン領域とを備
え、エピタキシャル表面層上に絶縁層を配設し、この絶
縁層が少なくとも、ソース領域及びドレイン領域間に位
置するチャンネル領域の部分を蔽うようにし、絶縁ソー
ス領域及びドレイン領域間に位置するチャンネル領域の
部分上の絶縁層上にゲート電極を配設し、このゲート電
極をエピタキシャル表面層から絶峠する一方、このトラ
ンジスタのソース領域及びドレイン領域にソース電極及
びドレイン電極をそれぞれ接続している。かかる従来の
高電圧DMO8・トランジスタは典型的には、約250
vの降伏電圧に対し約25〜80μm程度の比較的厚い
エピタキシャル表面層を有している。 ゛ 高電圧半導体デバイスの降伏特性は、App818他著
の論文” High Voltage Th1n La
yer Devices(RKSURF Device
s )”、International Electr
o−nio Devices MeetingTech
nical Digest、 December197
9、第288〜240頁及び米国特許第4292642
号に記載された、表面電界低減(RE ducedS
URface Field →RE S URF )技
術を用いることによって改善することができる。特に、
表面電界低減技術によって製造されるデバイスの降伏特
性の改善は、厚さが一層薄いが、表面電界を低減するた
め著しくドーピングしたエピタキシャル表面層を使用す
ることにより達成される。更に、例えば米国特許第48
00150号及び特開昭56−45074号公報に記載
されているように、直接外部接続部を有しない表面領域
を用いてMOSデバイスにおける表面電界を再分配する
ことも行われて(4) いる。
ャンネル領域における第2導電形式の表面隣接ソース領
域と、エピタキシャル表面層においてチャンネル領域か
ら離間した第2導電形式の表面隣接ドレイン領域とを備
え、エピタキシャル表面層上に絶縁層を配設し、この絶
縁層が少なくとも、ソース領域及びドレイン領域間に位
置するチャンネル領域の部分を蔽うようにし、絶縁ソー
ス領域及びドレイン領域間に位置するチャンネル領域の
部分上の絶縁層上にゲート電極を配設し、このゲート電
極をエピタキシャル表面層から絶峠する一方、このトラ
ンジスタのソース領域及びドレイン領域にソース電極及
びドレイン電極をそれぞれ接続している。かかる従来の
高電圧DMO8・トランジスタは典型的には、約250
vの降伏電圧に対し約25〜80μm程度の比較的厚い
エピタキシャル表面層を有している。 ゛ 高電圧半導体デバイスの降伏特性は、App818他著
の論文” High Voltage Th1n La
yer Devices(RKSURF Device
s )”、International Electr
o−nio Devices MeetingTech
nical Digest、 December197
9、第288〜240頁及び米国特許第4292642
号に記載された、表面電界低減(RE ducedS
URface Field →RE S URF )技
術を用いることによって改善することができる。特に、
表面電界低減技術によって製造されるデバイスの降伏特
性の改善は、厚さが一層薄いが、表面電界を低減するた
め著しくドーピングしたエピタキシャル表面層を使用す
ることにより達成される。更に、例えば米国特許第48
00150号及び特開昭56−45074号公報に記載
されているように、直接外部接続部を有しない表面領域
を用いてMOSデバイスにおける表面電界を再分配する
ことも行われて(4) いる。
0o1ak他著の論文″Lateral DMO8Po
wer Tran−sistor Design”、工
EEE Electron Device Let′t
ers。
wer Tran−sistor Design”、工
EEE Electron Device Let′t
ers。
V61. EI)L −1t April 197 B
、第51〜38頁に記載されているように、表面電界低
減技術がラテラル5DMO8)ランジスタに適用され、
その結果このトランジスタの特性が著しく改善された。
、第51〜38頁に記載されているように、表面電界低
減技術がラテラル5DMO8)ランジスタに適用され、
その結果このトランジスタの特性が著しく改善された。
高電圧DM6S)ランジスタにおいては降伏電圧及びオ
ン抵抗に対する要求は通常は両立せず、その目標は降伏
電圧は増大させる一方、オン抵抗を比較的10小さく維
持することである。従来の表面電界低減技術を使用し、
かつ降伏電圧は一定と仮定すると、普通の(エピタキシ
ャル表面層の厚さが厚い)DMOSトランジスタと同−
区域又は面積を占めるデバイスにおいてオン抵抗を係数
的8′だけ改善 15(例えば減少)することができる
。しかし乍ら、かかるデバイスのオン抵抗特性を一層改
善することが、特に、オン抵抗が重要なパラメータであ
る高電圧□電ガデバイズにつき切望される。理想的には
、かかるオン抵抗における改善は、このデバイノ・)ス
の降伏電工特性を劣化することなく達成する必要がある
。
ン抵抗に対する要求は通常は両立せず、その目標は降伏
電圧は増大させる一方、オン抵抗を比較的10小さく維
持することである。従来の表面電界低減技術を使用し、
かつ降伏電圧は一定と仮定すると、普通の(エピタキシ
ャル表面層の厚さが厚い)DMOSトランジスタと同−
区域又は面積を占めるデバイスにおいてオン抵抗を係数
的8′だけ改善 15(例えば減少)することができる
。しかし乍ら、かかるデバイスのオン抵抗特性を一層改
善することが、特に、オン抵抗が重要なパラメータであ
る高電圧□電ガデバイズにつき切望される。理想的には
、かかるオン抵抗における改善は、このデバイノ・)ス
の降伏電工特性を劣化することなく達成する必要がある
。
本発明の目的は、改善されたオン抵抗特性を有するラテ
ラルDMO8)ランジスタを提供するにある。
ラルDMO8)ランジスタを提供するにある。
本発明の他の目的は、その降伏電圧特性を劣化すること
なく改善されたオン抵抗特性を有するラテラルDMO8
)ランジスタを提供するにある。
なく改善されたオン抵抗特性を有するラテラルDMO8
)ランジスタを提供するにある。
かかる目的を達成するため本発明のラテラルDMO8)
ランジスタは、第2導電形式の前記エピタキシャル表面
層に第1導電形式の表面隣接注入領域な配設して前記エ
ピ4タキシャル表面層とp−n接合を形成し、前記注入
領域を前記チャンネル領域及び前記ドレイン領域の間に
おいて前記ドレイン領域に比べ前記チャンネル領域に近
づけて配設するよう構成したことを特徴とする。本発明
の好適な実施例では注入領域はチャンネル領域に近づけ
るがチャンネル領域と接触しないよう配設する。また本
発明のトランジスタは、前記注入領域に注入電極を電気
的に接続して前記注入領域に外部電圧を直接供給できる
よう構成したことを特徴とする。
ランジスタは、第2導電形式の前記エピタキシャル表面
層に第1導電形式の表面隣接注入領域な配設して前記エ
ピ4タキシャル表面層とp−n接合を形成し、前記注入
領域を前記チャンネル領域及び前記ドレイン領域の間に
おいて前記ドレイン領域に比べ前記チャンネル領域に近
づけて配設するよう構成したことを特徴とする。本発明
の好適な実施例では注入領域はチャンネル領域に近づけ
るがチャンネル領域と接触しないよう配設する。また本
発明のトランジスタは、前記注入領域に注入電極を電気
的に接続して前記注入領域に外部電圧を直接供給できる
よう構成したことを特徴とする。
この注入領域は、当該トランジスタがオン状態にある場
合このトランジスタのドリフト領域に少数キャリアを注
入するよう作動し、その結果一層多い電子がソース領域
から放射されて電荷の中性が維持される。これにより、
オン抵抗が著しく低減され、しかもこのトランジスタの
降伏電圧特性は劣化されない。
合このトランジスタのドリフト領域に少数キャリアを注
入するよう作動し、その結果一層多い電子がソース領域
から放射されて電荷の中性が維持される。これにより、
オン抵抗が著しく低減され、しかもこのトランジスタの
降伏電圧特性は劣化されない。
次に図面につき本発明の詳細な説明する。
図面は本発明の実施例として高電圧用に好適なラテラル
DMO8)ランジスタを示す。なお図面は実際の寸法比
を示すものではなく、特に、図面を明瞭にするため垂直
方向の寸法を誇大に示しである。また、同一導電形式の
半導体領域は同一方向の斜線を施して示しである。
DMO8)ランジスタを示す。なお図面は実際の寸法比
を示すものではなく、特に、図面を明瞭にするため垂直
方向の寸法を誇大に示しである。また、同一導電形式の
半導体領域は同一方向の斜線を施して示しである。
図面において、ラテラルDMO8)ランジスタlは、第
1導電形式として本例ではp形とした半導体基板10と
、この基板の第1主表面ll上に配設され、第1導電形
式と反対の第2導電形式として本例ではn形としたエピ
タキシャル表面層12とを有する。エピタキシャル表面
層12には第1導電形式の表面隣接チャンネル領域16
を配設し、このチャンネル領域16はエピタキシャル表
面層12とp−n接合17を形成する″。チャンネル鋼
域16には第2導電形犬の表面隣接ソース領域14を配
設し、同じく第2導電形□式の表面隣接ドレイン領域2
0を、エピタキシャル表面層12においてチャンネル領
域16から離間した場所に配設する。チャンネル領域1
6は、ソース領域及びドレイン領域間に配設されこのト
ランジスタのチャンネルを形成する前面隣接部18を有
する。エピタキシャル表面層12の上には絶縁層22を
配設し、この絶縁層は少なくとも、このトランジスタの
ソース領域及びドレイン領域間に位置するチャンネル領
域16の部分を蔽うようにする。本例では絶縁層22は
段付き層として示してさりかつ酸化シリコンで構成する
が、木登□明の範囲内で他の形状及び他の絶縁材料を使
用することも・できる。チャンネル18上の絶縁層22
上にゲ(8) −ト電極24(端子G)を配設し、ソース電極26及び
ドレイン電極28(端子S及びD)によりこのDIO8
)ランジスタのソース領域及びドレイン領域に対する電
気□接続部を構成する。基板電極80(端子SS)によ
り基板1oの下側における第2主表面18に対する電気
接続部を構成する。
1導電形式として本例ではp形とした半導体基板10と
、この基板の第1主表面ll上に配設され、第1導電形
式と反対の第2導電形式として本例ではn形としたエピ
タキシャル表面層12とを有する。エピタキシャル表面
層12には第1導電形式の表面隣接チャンネル領域16
を配設し、このチャンネル領域16はエピタキシャル表
面層12とp−n接合17を形成する″。チャンネル鋼
域16には第2導電形犬の表面隣接ソース領域14を配
設し、同じく第2導電形□式の表面隣接ドレイン領域2
0を、エピタキシャル表面層12においてチャンネル領
域16から離間した場所に配設する。チャンネル領域1
6は、ソース領域及びドレイン領域間に配設されこのト
ランジスタのチャンネルを形成する前面隣接部18を有
する。エピタキシャル表面層12の上には絶縁層22を
配設し、この絶縁層は少なくとも、このトランジスタの
ソース領域及びドレイン領域間に位置するチャンネル領
域16の部分を蔽うようにする。本例では絶縁層22は
段付き層として示してさりかつ酸化シリコンで構成する
が、木登□明の範囲内で他の形状及び他の絶縁材料を使
用することも・できる。チャンネル18上の絶縁層22
上にゲ(8) −ト電極24(端子G)を配設し、ソース電極26及び
ドレイン電極28(端子S及びD)によりこのDIO8
)ランジスタのソース領域及びドレイン領域に対する電
気□接続部を構成する。基板電極80(端子SS)によ
り基板1oの下側における第2主表面18に対する電気
接続部を構成する。
かかる一般的な形式のDMO8)ランジスタ(上に述べ
た)はこの技術分骨では周知であるから、これ以上詳細
な説明は省略する。上述したように、′かかるトランジ
スタにおけるエピタキシャル表面層12は、・典型的に
は、約25’OVの降伏電圧に対し約25〜80μm程
度の厚さを有する比較的厚い層である。かかる比較的厚
いエピタキシャル層は、ゲート電極24の下のp−n接
合17の湾曲した区域における過密な電界に起因してこ
の湾曲区域においてp−・n接合を逆方向アバランシ破
壊しDMO8)ランジスタを破壊しようとする傾向を呈
す、る。この特性によりDM・O8)ランジスタの最大
動作電圧が制限されるから、この特性は高電圧における
用途において特に望ましくないという問題がある。
た)はこの技術分骨では周知であるから、これ以上詳細
な説明は省略する。上述したように、′かかるトランジ
スタにおけるエピタキシャル表面層12は、・典型的に
は、約25’OVの降伏電圧に対し約25〜80μm程
度の厚さを有する比較的厚い層である。かかる比較的厚
いエピタキシャル層は、ゲート電極24の下のp−n接
合17の湾曲した区域における過密な電界に起因してこ
の湾曲区域においてp−・n接合を逆方向アバランシ破
壊しDMO8)ランジスタを破壊しようとする傾向を呈
す、る。この特性によりDM・O8)ランジスタの最大
動作電圧が制限されるから、この特性は高電圧における
用途において特に望ましくないという問題がある。
この問題は、前記001 ak他著の論文″Later
alDMO8power Transistor De
sign”においてラテラルDMO9)ランジスタに適
用された表面電界低減(RESURF)技術により、一
部克服される。
alDMO8power Transistor De
sign”においてラテラルDMO9)ランジスタに適
用された表面電界低減(RESURF)技術により、一
部克服される。
即ちエピタキシャル表面層の厚さを著しく減少して約8
〜15μmにすると同時に、エピタキシャル表面層にお
けるドーピング・レベル全増大して許容できるオン抵抗
値を維持することにより、高電圧降伏特性をかなり改善
することができる。従って、エピタキシャル表面層12
に対し適切な厚さ及び固有抵抗が選定されたと仮定する
と、上に参照して説明した図面により表面電界低減形D
MOSトランジスタも表わすことができる。表面電界低
減技術によれば、ドーピング濃度及びエピタキシャル表
面層の厚さの積(Nepi、 xdepi )は典型的
には約10 原子/CIII″にする必要がある。この
技術を使用すると、オン抵抗を普通のトランジスタと同
−区域又は面積を占めるDMO8)ランジスタに対し約
係数8だけ低減できる一方、同じ降伏電圧が維持される
。それにも拘らず、オン抵抗を更に低減することが、特
に、高電圧用のDMOSトランジスタに対して切望され
る。
〜15μmにすると同時に、エピタキシャル表面層にお
けるドーピング・レベル全増大して許容できるオン抵抗
値を維持することにより、高電圧降伏特性をかなり改善
することができる。従って、エピタキシャル表面層12
に対し適切な厚さ及び固有抵抗が選定されたと仮定する
と、上に参照して説明した図面により表面電界低減形D
MOSトランジスタも表わすことができる。表面電界低
減技術によれば、ドーピング濃度及びエピタキシャル表
面層の厚さの積(Nepi、 xdepi )は典型的
には約10 原子/CIII″にする必要がある。この
技術を使用すると、オン抵抗を普通のトランジスタと同
−区域又は面積を占めるDMO8)ランジスタに対し約
係数8だけ低減できる一方、同じ降伏電圧が維持される
。それにも拘らず、オン抵抗を更に低減することが、特
に、高電圧用のDMOSトランジスタに対して切望され
る。
本発明は、ラテラルDMoSトランジスタのチャンネル
領域及びドレイン領域の間のエピタキシャル表面層に表
面隣接注入領域を配設することにより、オン抵抗を更に
著しく低減することができ、しかも降伏電圧特性が劣化
しないことを認識し、これを基礎として為したものであ
る。本発明は普通のDMO8)ランジスタに適用で計る
一方、上述したように表面電界低減技術に従ってエピタ
キシャル層が選定されるDMO8)ランジスタに本発明
の注入領域を配設することにより最適の性能が得られる
。
領域及びドレイン領域の間のエピタキシャル表面層に表
面隣接注入領域を配設することにより、オン抵抗を更に
著しく低減することができ、しかも降伏電圧特性が劣化
しないことを認識し、これを基礎として為したものであ
る。本発明は普通のDMO8)ランジスタに適用で計る
一方、上述したように表面電界低減技術に従ってエピタ
キシャル層が選定されるDMO8)ランジスタに本発明
の注入領域を配設することにより最適の性能が得られる
。
本発明では図示のラテラルDMO8)ランジスタ1にお
いて、n形エピタキシャル表面層12に第1導電形式(
p形)の表面隣接注入領域82を配設して、注入領域8
2及びエピタキシャル表面層12の間にp−n接合88
を形成する。注入類rll+ 域82はチャンネル領域16及びドレイン領域20の間
に配設し、かつ図示の如く、ドレイン領域20に比ペチ
ャンネル領域16に近づけて配設する。本発明の好適な
実施例では、最適動作のため注入領域82はチャンネル
領域16に近づけるが、チャンネル領域と接触はしない
よう配設する。
いて、n形エピタキシャル表面層12に第1導電形式(
p形)の表面隣接注入領域82を配設して、注入領域8
2及びエピタキシャル表面層12の間にp−n接合88
を形成する。注入類rll+ 域82はチャンネル領域16及びドレイン領域20の間
に配設し、かつ図示の如く、ドレイン領域20に比ペチ
ャンネル領域16に近づけて配設する。本発明の好適な
実施例では、最適動作のため注入領域82はチャンネル
領域16に近づけるが、チャンネル領域と接触はしない
よう配設する。
エピタキシャル表面層12が約10μmの厚さ及び約1
.0X10 原子/ cm” のドーピング・レベル
を有し、かつ基板IOが約4.0X10 原子/備3
のドーピング・レベルを有する典型的な表面電界低減D
MO8)ランジスタでは、注入領域82はその厚さを約
1.0μmとし、かつその表面ドーピング・レベルを約
10 原子/C−とすることができる。本例では基板1
0及び注入領域82はp形材料で構成し、エピタキシャ
ル表面層12はn形材料でm成する。注入領域の形成方
法は厄介なものではなく、従って注入領域は普通の注入
拡散技術を用いて所望の如く形成することができる。
.0X10 原子/ cm” のドーピング・レベル
を有し、かつ基板IOが約4.0X10 原子/備3
のドーピング・レベルを有する典型的な表面電界低減D
MO8)ランジスタでは、注入領域82はその厚さを約
1.0μmとし、かつその表面ドーピング・レベルを約
10 原子/C−とすることができる。本例では基板1
0及び注入領域82はp形材料で構成し、エピタキシャ
ル表面層12はn形材料でm成する。注入領域の形成方
法は厄介なものではなく、従って注入領域は普通の注入
拡散技術を用いて所望の如く形成することができる。
本例のDMO8)ランジスタの構造は注入領域82の上
側表面に電気的に接続する注入電極84(12) をもって完成される。注入電極84は絶縁層22を介し
て注入領域82と接触させてDMO8)ランジスタの上
側表面において注入電極に対する直接接続(端子工)を
行うようにする。
側表面に電気的に接続する注入電極84(12) をもって完成される。注入電極84は絶縁層22を介し
て注入領域82と接触させてDMO8)ランジスタの上
側表面において注入電極に対する直接接続(端子工)を
行うようにする。
図面に示した本発明のラテラルDMO8)ランジスタは
、注入電極84により直接注入領域82に小さい正電圧
(約1〜8vの範囲の)が供給されるとオン状態になる
よう作動する。接地した基板電極80及びソース電極2
6と共に、ドレイン電極28に高電圧が供給された場合
、ゲート電極24に適当な正電圧を供給することにより
トランジスタはターンオンされる。その場合多数キャリ
ア(電子)はソース領域14からチャンネル18及びド
リフト領域(エピタキシャル表面層12においてチャン
ネル及びドレイン領域の間の部分)を介してドレイン領
域20に向って移動する。このトランジスタがオン状態
にある場合、エピタキシャル表面層12において注入領
域82の近傍の領域の電圧は典型的には少なくとも1v
より小さいので、p−n接合88は順方向にバイアスさ
れ、少数キャリア(ホール)が注入領域82からドリフ
ト領域に注入される。これに対しドリフト領域における
電荷の中性を維持するため一層多くの電子がソース領域
14からドリフト領域に入り、その結果オン抵抗が著し
く低減される。
、注入電極84により直接注入領域82に小さい正電圧
(約1〜8vの範囲の)が供給されるとオン状態になる
よう作動する。接地した基板電極80及びソース電極2
6と共に、ドレイン電極28に高電圧が供給された場合
、ゲート電極24に適当な正電圧を供給することにより
トランジスタはターンオンされる。その場合多数キャリ
ア(電子)はソース領域14からチャンネル18及びド
リフト領域(エピタキシャル表面層12においてチャン
ネル及びドレイン領域の間の部分)を介してドレイン領
域20に向って移動する。このトランジスタがオン状態
にある場合、エピタキシャル表面層12において注入領
域82の近傍の領域の電圧は典型的には少なくとも1v
より小さいので、p−n接合88は順方向にバイアスさ
れ、少数キャリア(ホール)が注入領域82からドリフ
ト領域に注入される。これに対しドリフト領域における
電荷の中性を維持するため一層多くの電子がソース領域
14からドリフト領域に入り、その結果オン抵抗が著し
く低減される。
ソース領域及びドレイン領域の間には埋導通が起らない
オフ状態では、エピタキシャル表面層12において注入
領域82の近傍の領域の電圧は約10Vに上昇し、従っ
てp−n接合88は逆方向にバイアスされ、注入領域8
2からドリフト領域への少数キャリアの注入が自動的に
遮断される。
オフ状態では、エピタキシャル表面層12において注入
領域82の近傍の領域の電圧は約10Vに上昇し、従っ
てp−n接合88は逆方向にバイアスされ、注入領域8
2からドリフト領域への少数キャリアの注入が自動的に
遮断される。
このトランジスタがターンオフされた場合、オン状態に
おける注入に起因してドリフト領域に存在するホールは
接地された基板に向って拡散し、ホール流入部として作
動するこの基板によって集められる。ターンオフ速度は
、エピタキシャル表面層12が相対的に薄いこと(表面
電界低減技術の使用に起因して)並にエピタキシャル表
面層12及び基板10の間のインタフェース区域又は面
積が大きいことにより増大される。
おける注入に起因してドリフト領域に存在するホールは
接地された基板に向って拡散し、ホール流入部として作
動するこの基板によって集められる。ターンオフ速度は
、エピタキシャル表面層12が相対的に薄いこと(表面
電界低減技術の使用に起因して)並にエピタキシャル表
面層12及び基板10の間のインタフェース区域又は面
積が大きいことにより増大される。
注入領域のバイアス電圧につき2つの動作モードが可能
である。注入領域に比較的低い電圧(例えば1.5 V
)を供給した場合、この電圧はオン状態及びオフ状態
の両方において一定に維持することができる。一方、注
入領域に高い電圧(例えばa、OV )を′1供給した
場合、オフ状態においてはこの電圧を低減又は除去する
必要がある。後者の動作モードは若干複雑になる一方、
オン抵抗の低減が一層顕著になる。
である。注入領域に比較的低い電圧(例えば1.5 V
)を供給した場合、この電圧はオン状態及びオフ状態
の両方において一定に維持することができる。一方、注
入領域に高い電圧(例えばa、OV )を′1供給した
場合、オフ状態においてはこの電圧を低減又は除去する
必要がある。後者の動作モードは若干複雑になる一方、
オン抵抗の低減が一層顕著になる。
・ンピーータによる分析及びt備試験の結果、本竺明に
よる注入領域を使用することによりラテラルDMO8)
ランジスタのオン抵抗を係数的lOだけ低減することが
でき、かつこの著しい改善を、トランジスタの降伏電圧
特性をほは劣化することなく達成できることを見出した
。本発明のラテラルDMO8)ランジスタはスイッチン
グ速度が普通のラテラルDMO8)ランジスタより若干
遅いが、普通のバイポーラ電力トランジスタより早く、
多くの用途に対し遥に好適である。
よる注入領域を使用することによりラテラルDMO8)
ランジスタのオン抵抗を係数的lOだけ低減することが
でき、かつこの著しい改善を、トランジスタの降伏電圧
特性をほは劣化することなく達成できることを見出した
。本発明のラテラルDMO8)ランジスタはスイッチン
グ速度が普通のラテラルDMO8)ランジスタより若干
遅いが、普通のバイポーラ電力トランジスタより早く、
多くの用途に対し遥に好適である。
従って、ラテラルDMO8)ランジスタにおい(15)
てチャンネル領域及びドレイン領域の間に注入領域を設
けることにより、本発明によれにラテラル])MOS)
ランジスタのオン抵抗特性が著しく低減され、しかもそ
の高電圧降伏特性を劣化することはない。
けることにより、本発明によれにラテラル])MOS)
ランジスタのオン抵抗特性が著しく低減され、しかもそ
の高電圧降伏特性を劣化することはない。
以上、本発明を図示の実施例につき詳細に説明したが本
発明はかかる実施例に限定されず、本発明の範囲内で種
々の変形が可能であること勿論で4 ある。
発明はかかる実施例に限定されず、本発明の範囲内で種
々の変形が可能であること勿論で4 ある。
図面は本発明の実施例の要部断面図である。
1・・・ラテラルDMO8)ランジスタ10・・・半導
体基板 11・・・第1主表面 12・・・エピタキシャル表面層 18・・・第2主表面 14・・・表面隣接ソース領域 16・・・表面隣接チャンネル領域 17・・・p−n接合 18・・・チャンネル (16) 20・・・表面隣接ドレイン領域 22・・・絶縁M 24−・・ゲート電極2
6・・・ソース電極 2B−・・ドレイン電極80
・・・基板電極 82・・・注入領域88・・・
p−n接合 84・・・注入電極フルーイランペン
ファプリケン ! 1.明細書第6頁第4行のr April 1.978
、J ヲ手続補正書 昭和59年2 月 7 日 1、事件の表示 昭和58年 特 許 願第244888号2・発明の名
称 ラテラルDMO8)ランジスタ 3、補正をする者 事件との関係 特許出願人 名称 エヌ・ベー・フィリップス・フルーイラン
ペン7アプリケン 5゜ 6・補正の対象 明細書の1発明の詳細な説明」の欄7
、補正の内容 (別紙の通り)
体基板 11・・・第1主表面 12・・・エピタキシャル表面層 18・・・第2主表面 14・・・表面隣接ソース領域 16・・・表面隣接チャンネル領域 17・・・p−n接合 18・・・チャンネル (16) 20・・・表面隣接ドレイン領域 22・・・絶縁M 24−・・ゲート電極2
6・・・ソース電極 2B−・・ドレイン電極80
・・・基板電極 82・・・注入領域88・・・
p−n接合 84・・・注入電極フルーイランペン
ファプリケン ! 1.明細書第6頁第4行のr April 1.978
、J ヲ手続補正書 昭和59年2 月 7 日 1、事件の表示 昭和58年 特 許 願第244888号2・発明の名
称 ラテラルDMO8)ランジスタ 3、補正をする者 事件との関係 特許出願人 名称 エヌ・ベー・フィリップス・フルーイラン
ペン7アプリケン 5゜ 6・補正の対象 明細書の1発明の詳細な説明」の欄7
、補正の内容 (別紙の通り)
Claims (1)
- 【特許請求の範囲】 t 第1導電形式の半導体基板と、前記基板の第1主表
面上における第1導電形式と反対の第2導電形式のエピ
タキシャル表面層と、前記エピタキシャル表面層に配設
されかつ前記エピタキシャル表面層とp−n接合を形成
する第1導電形式の表面隣接チャンネル領域と、前記チ
ャンネル領域における第2導電形式の表面隣接ソース領
域と、前記エピタキシャル ′表面層において前記チャ
ンネル領域から離間して配設される第2導電形式の表面
隣接ドレイン領域と、前記エピタキシャル表面層上に配
設されかつ少なくとも前記ソース領域及び前記ドレイン
領域の間に位置する前記チャンネル領域の部分を蔽う絶
縁層と、前記チャンネル領域の前記部分上で前記絶縁層
上に配設されかつ前記エピタキシャル表面層から電気的
に分離されたゲート電極と、該ラテラルI)[08)ラ
ンジスタの前記ソース領域及ヒ・ 前記ドレイン領域に
それぞれ接続したソース電極及びドレイン電極と、前記
基板の前記第1主衷面と反対側の第2主表面上゛の基板
電極とを備えるう:テラルDMOS)ランジスタにおい
て、 ・ 第2導電形式の前記エピタキシャル表面層に第1導電形
式の表面隣接注入領域を配設して前記エピタキシャル表
面層とp−n接合を形成し、前記注入領域を前記チャン
ネル領域及び前記ドレイン領域の間において前記ドレイ
ン領域に比べ前記チャンネル領域に近づけ、て配設し、
前記注入領域に注入電極を電気的に接続して前記注入領
域に外部電圧を直接供給できるよう構成したことを特徴
とするラテラルDMO8)ランジスタ。 i 前記エピタキシャル表面層のドービ゛ング濃度N及
び厚さdを、表面電界低減技術に従ってははNxd=1
0 原子/C−となるよう選定する特許請求の範囲第
1項記載のラテラル& 前記表面隣接注入領域を、前記
チャンネル領域に隣接するが接、触しないよう配設!る
特許請求の範囲第1項記載のラテラルDMOSトランジ
スタ。 表 前記注入領域が約lpmの厚さ及び約1019原子
/cm8の表面ドーピング・レベルを有する特許請求の
範囲第1項記載のラテラルD M OSトランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US45337482A | 1982-12-27 | 1982-12-27 | |
US453374 | 1982-12-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59151472A true JPS59151472A (ja) | 1984-08-29 |
JPH0518267B2 JPH0518267B2 (ja) | 1993-03-11 |
Family
ID=23800325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24438383A Granted JPS59151472A (ja) | 1982-12-27 | 1983-12-26 | ラテラルdmosトランジスタ |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0115098B1 (ja) |
JP (1) | JPS59151472A (ja) |
CA (1) | CA1206627A (ja) |
DE (1) | DE3370410D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63310175A (ja) * | 1987-05-27 | 1988-12-19 | インターナショナル・レクチファイアー・コーポレーション | 電界効果トランジスタ |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3546745C2 (de) * | 1984-05-30 | 1994-06-30 | Toshiba Kawasaki Kk | Lateraler MOS-Feldeffekttransistor mit Leitfähigkeitsmodulation |
GB2173037A (en) * | 1985-03-29 | 1986-10-01 | Philips Electronic Associated | Semiconductor devices employing conductivity modulation |
CA1252225A (en) * | 1985-11-27 | 1989-04-04 | Sel Colak | Lateral insulated gate transistors with coupled anode and gate regions |
US4989058A (en) * | 1985-11-27 | 1991-01-29 | North American Philips Corp. | Fast switching lateral insulated gate transistors |
JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
US4933740A (en) * | 1986-11-26 | 1990-06-12 | General Electric Company | Insulated gate transistor with vertical integral diode and method of fabrication |
US4926074A (en) * | 1987-10-30 | 1990-05-15 | North American Philips Corporation | Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor |
US4939566A (en) * | 1987-10-30 | 1990-07-03 | North American Philips Corporation | Semiconductor switch with parallel DMOS and IGT |
US6894349B2 (en) | 2001-06-08 | 2005-05-17 | Intersil Americas Inc. | Lateral DMOS structure with lateral extension structure for reduced charge trapping in gate oxide |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727071A (en) * | 1980-06-16 | 1982-02-13 | Philips Corp | Lateral insulated gate field effect transistor |
JPS5778168A (en) * | 1980-09-08 | 1982-05-15 | Philips Nv | Semiconductor device |
JPS57147281A (en) * | 1981-02-02 | 1982-09-11 | Siemens Ag | Mis field effect transistor |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5123432B2 (ja) * | 1971-08-26 | 1976-07-16 | ||
FR2458907A1 (fr) * | 1979-06-12 | 1981-01-02 | Thomson Csf | Transistor a effet de champ a tension de seuil ajustable |
-
1983
- 1983-12-15 DE DE8383201786T patent/DE3370410D1/de not_active Expired
- 1983-12-15 EP EP83201786A patent/EP0115098B1/en not_active Expired
- 1983-12-22 CA CA000444070A patent/CA1206627A/en not_active Expired
- 1983-12-26 JP JP24438383A patent/JPS59151472A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727071A (en) * | 1980-06-16 | 1982-02-13 | Philips Corp | Lateral insulated gate field effect transistor |
JPS5778168A (en) * | 1980-09-08 | 1982-05-15 | Philips Nv | Semiconductor device |
JPS57147281A (en) * | 1981-02-02 | 1982-09-11 | Siemens Ag | Mis field effect transistor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63310175A (ja) * | 1987-05-27 | 1988-12-19 | インターナショナル・レクチファイアー・コーポレーション | 電界効果トランジスタ |
Also Published As
Publication number | Publication date |
---|---|
EP0115098A1 (en) | 1984-08-08 |
JPH0518267B2 (ja) | 1993-03-11 |
EP0115098B1 (en) | 1987-03-18 |
DE3370410D1 (en) | 1987-04-23 |
CA1206627A (en) | 1986-06-24 |
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