JPS63310175A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPS63310175A
JPS63310175A JP63130045A JP13004588A JPS63310175A JP S63310175 A JPS63310175 A JP S63310175A JP 63130045 A JP63130045 A JP 63130045A JP 13004588 A JP13004588 A JP 13004588A JP S63310175 A JPS63310175 A JP S63310175A
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drain
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用ＭＯ３ＦＥＴに係わり、とくにドレイン
及びソース領域がチップ基板に対して高電圧側に置かれ
て高電圧側スイッチとして使用できる電力集積回路用の
新規な構造に関する。
〔従来の技術〕
電力用集積回路は電力用ＭＯ３ＦＥＴとこの電力用ＭＯ
３ＦＥＴを制御するための信号処理回路とが同一チップ
内に集積されたものとして知られている。このような電
力用集積回路は低電圧側スイッチング応用に使用されて
いる。「低電圧側スイッチング」の意味はＭＯＳＦＥＴ
のソースがチップ基板とほぼ同一電位に保たれる一方、
ドレインは基板に対してしてかなり高い電位たとえば１
００Ｖあるいはそれ以上に保たれるような応用を指す。
この集積制御回路は基板に対して低い例えば１５Ｖ程度
の低電圧で動作するＣＭＯ３形回路でよい。この制御回
路は接地電位の基板に簡単に集積できる。
〔発明が解決すべき課題〕
半導体素子を高電圧側に置（電力用半導体スイッチング
装置用の多くの応用例がある。これらの回路では半導体
スイッチは高電圧入力電位と負荷との間に接続される。
つまり、電力用ＭＯＳＦＥＴのソースおよびドレイン電
極は高電位すなわち線電位側に置かれる。線電位が２０
０ｖの場合、基板はソースから１００ｖ又はそれ以下で
なければならないから接地された制御回路を同一基板に
組み込むことはできなかった。仮にソースが基板よりも
約１００Ｖ高いとＭＯＳＦＥＴがターンオンしたときに
アバランシェ、パンチスルー、ブレークダウン、または
ピンチオフが生じる。しかし、集積回路要素はチップと
切り離された回路の残りの部分と導通するために接地電
位近くにしなければならない、通常の低電圧用ＭＯ３Ｆ
ＥＴである。
結局、チップ制御とは切り離されたディスクリートな電
力用ＭＯ３ＦＥＴが高電圧側スイッチとして利用される
。
〔課題を解決するための手段〕
本発明では、素子がオフのときチップ表面の電界ストレ
スを減少するため、ならびに素子がオンのときチップの
基板からソース領域の高電圧絶縁を行い、かつ負荷電流
を導通させるに充分な電荷を有するようにするため各制
御電荷密度相互の上部に２つの表面フィールド減少層を
用いた高電圧側スイッチング用の新規なラテラル導通電
力用ＭＯＳＦＥＴを提供する。低電圧回路は基板に集積
され、素子オフ状態の低電圧から素子オン状態の高電圧
までソース電圧のシフトに伴いその電位レベルをシフト
するように構成されている。
本発明によれば、第一の表面フィール下減少領域が基板
の頂部に形成されている。第一領域（電荷密度）に含ま
れる電荷は１．５Ｘ１０１２乃至２．０ＸＩＯ１２イオ
ン／ｃｍ２である。同−導電形のドレイン領域および反
対導電形の横方向に離間した本体領域は第一の表面フィ
ールド減少領域に形成される。ソース領域はチャンネル
領域に形成されてチャンネルを画成し、このチャンネル
はチャンネル上部に離間されたゲート電極により反転さ
れるものである。次に注入と処理により第一の表面フィ
ールド減少領域と反対導電形の第二表面減少領域が第一
の表面フィールド減少領域中に形成され、本体とドレイ
ン領域との間に横方向に配される。第二の表面フィール
ド減少領域は約１×１０１２イオン／ｃｍ３の電荷密度
を有する。
この新規な構造は二つの理由によって高電圧側スイッチ
ング用にこのチップを使用することを可能にする。第一
に、本体領域およびソース領域は、たとえば接地された
基板に対して約６００Ｖまでのほぼ線電圧に置かれるこ
とである。第二に本体およびソースは基板電位に近くか
つドレイン領域に対して６００ｖ以内に保たれる。この
理由は次の通りである。第二のフィールド減少領域と基
板との間に垂直に配された第一のフィールド減少領域は
（たとえば２Ｘ１０１２イオン／Ｃ−）の電荷密度を有
し、アバランシェに先立ち充分にディプリートされる。
それは第二領域によってその頂部から、また基板によっ
て底部からディプリートされるからである。上部の第二
表面フィールド減少領域は本体領域のそれに近い電位に
結合される。
すなわち、ディプリートされたとき本体からドレインジ
ャンクションへ第二の表面フィールド減少領域を介して
導通が行われ、その電位を本体領域のそれに近い電位に
固定する。しかし、本体およびドレインが共に基板に対
して高電圧であるとき（素子はターンオンしている）第
一表面フィールド減少領域は一方からのみディプリート
する。
２Ｘ１０１２イオン／ｃｄはこの場合完全なディプリー
トを防ぐのに充分に高く、本体領域から基板へのパンチ
スルー・ブレークダウンを防ぐとともに、第一のラテラ
ル表面フィールド減少領域を介してのソースからドレイ
ンへの低抵抗導通路を形成するために充分な程度のディ
プリートされていない電荷を提供する。
表面フィールド減少領域を使用することは公知であり、
かつＨ，Ｍ、Ｖ、Ｖａｅ　ｓおよびＪ、Ａ。
Ａｐｐｅｌｓ、ＩＥＤＭ１９８０，８７−９０頁に「高
電圧、大電流ラテラル素子」と題して記載されている。
しかし、この文献では表面フィールド減少理論を高電圧
側電力用ＭＯＳＦＥＴに適用することは示していない。
１５Ｖ−ＣＭＯ３形回路のような集積回路は同一チップ
基板に集積されて電力用ＭＯ８ＦＥＴ素子のゲートを制
御する。ＣＭＯ３制御回路は、主電力構造から適当に絶
縁された基板の一つまたはそれ以上に集積された、一つ
またはそれ以上の部分を含むことができる。ゲート電圧
レベルをソースｆＭ　極比圧でシフトするために適当な
レベルシフト回路が用いられている。
本発明の第一の実施例では、電流が反転チャンネルを介
して横方向に伸びる通路を流れ、次いで垂直方向の下お
よび横方向に、第二の表面フィールド減少領域の下をド
レイン領域に向かって同一方向に流れる。
本発明の第二の実施例では、ソースからの電流通路は一
方向の第一の横方向成分、垂直成分および本体の下でド
レインに向かう反対方向に延びる横通路を有する通路で
ある。この第二の実施例は、アバランシェ電流がソース
領域を流れず寄生ＮＰＮ領域が活性にならないから頑丈
さを増す。
同一の基本シリコン構造が、高電圧側または低電圧側の
高電圧Ｐチャンネル素子、高電圧側または低電圧側のＰ
チャンネル絶縁ゲート・バイポーラ・トランジスタおよ
び低電圧側Ｎチャンネル絶縁ゲート・バイポーラ・トラ
ンジスタを形成するために用いられる。さらに他の実施
例では本発明ＰＭＯ３絶縁ゲート・バイポーラ・トラン
ジスタおよびＮＭＯＳ絶縁ゲート・バイポーラ・トラン
ジスタの組み合わせからなるモノリシック高電圧ブリッ
ジ回路に実施することを可能にする。
〔実　施　例〕
上述のように、本発明は、ソースおよびドレイン領域が
ともに高電圧まで振れる電力用ＭＯ３ＦＥＴを含む低電
圧制御回路を同一チップ上に集積することを可能にする
。これを行う応用例を図示し、かつ「低電圧側スイッチ
ング」及び「高電圧側スイッチング」をより良好に定義
するために二つの例が第１図および第２図に示されてい
る。
第１図の低電圧側スイッチにおいて、負荷２０は電圧■
＋のソースと電力用ＭＯ３ＦＥＴ２１の間に接続されて
いる。電力用ＭＯ３ＦＥＴ２１は文字ＤＳＳおよびＧで
それぞれ示される通常のドレイン、ソースおよびゲート
電極を有する。電力用ＭＯ３ＦＥＴ２１はＮチャンネル
・エンハンスメント素子でよい。ドレインは負荷２０に
接続され、ソースは低電位または接地電位に接続される
。
負荷に電力を与えるために電力用ＭＯ３ＦＥＴ２１はゲ
ート電極に接地電位より例えばＩＯＶ上の適当な電位を
与えることによりターンオンする。
次いで素子は導通し、ドレインの電位は約Ｖ＋からソー
ス電圧より上の比較的低い電圧に低下する。
そして、第１図の低電圧側スイッチにおいて、ソース電
極はほぼ接地電位を保ち、ドレイン電極だけが高電圧に
なる。
電力用ＭＯＳＦＥＴ２１のソース電極はチップ基板に接
続されている。そのため所望なら低電圧制御回路を同一
基板に集積し電力部分から絶縁することもできる。この
ような電力用集積回路は公知である。しかし、このよう
な素子は第２図のそれのような高電圧スイッチには使用
できない。第２図に、高電圧側スイッチ回路が負荷２０
および第１図と同一の電力用ＭＯＳＦＥＴ２１と接続さ
れて示されている。ソース電圧より約１０Ｖ高い電圧が
ゲート電極に与えられるとこのＭＯＳＦＥＴはターンオ
ンする。このＭＯＳＦＥＴがターンオンするとソース電
圧が電圧■＋に近い値に上昇する。そして第２図の構成
では、ドレインとソース電極とが高電位になる。ソース
は一般的に基板に接続されるから基板は高電位になる。
結局、チップ入力回路から容易に絶縁できないから低電
圧制御回路は電力用ＭＯ３ＦＥＴ２１を支持する基板に
集積することはできない。
後述するように本発明は、ドレインおよびソース領域が
基板から絶縁されドレインおよびソース領域が高電圧側
スイッチ応用例で高電位に駆動されても基板が低電位に
なる電力用集積回路用の新規な電力部分を提供すること
である。基板は低電位であるから低電圧制御回路は同一
基板に容易に集積できる。
第３図は当業者に周知の、半ブリツジ出力用の高電圧側
スイッチと低電圧側スイッチを用いた代表的な応用例を
示したものである。そして、第３図は第１図、第２図の
電力用ＭＯ３ＦＥＴ２１と同一の二つの電力用ＭＯ３Ｆ
ＥＴ２２．２３を示しており、これらのＭＯＳＦＥＴは
全波整流ブリッジの半分を形成するように直列接続され
ている。
高電圧側駆動と記された第１駆動回路２４はＭＯ５ＦＥ
Ｔ２２のゲート電極に接続され、一方低電圧側駆動と記
された駆動回路２５は電力用ＭＯ８ＦＥＴ２Ｂゲート電
極に接続されている。レベルシフト回路２６は高電圧側
回路２４に接続され、ゲート駆動回路を接地基準入力レ
ベルから浮動ソース基準レベルにシフトする。このレベ
ルシフトは通常ディスクリート高電圧要素または絶縁ト
ランスを用いて行われる。
高電圧側ＭＯ８ＦＥＴ２２のゲートへの出力電圧は、た
とえばＶ＋が約５００Ｖのとき５０５ｖから５１５■で
ある。素子２２のソースのそれより高い電圧がゲートに
与えられるようにブートストラップ・コンデンサ２７が
用いられている。ＭＯＳＦＥＴ２２のソースが接地電位
になるとき、ダイオード２７ａはブートストラップ・コ
ンデンサ２７を充電する。ソースが高い電圧に振れると
き、コンデンサ２７はそれと共に振れる。低電圧側駆動
回路２５の出力電圧は、低電圧側ＭＯＳＦＥＴ２３を制
御するために５乃至１５Ｖの範囲にあるべきである。基
板とソース領域は接地電位であるから低電圧駆動回路２
５をチップ基板に集積することは可能である。しかし、
高電圧側ＭＯＳＦＥＴ２２のソースと基板は、電源■＋
の電圧である５００Ｖまでほぼ上昇するので低電圧駆動
回路は基板中に集積できない。この結果、第３図のそれ
のようなブリッジ駆動回路は、ＭＯＳＦＥＴ２２および
２３用のディスクリート電力用ＭＯＳＦＥＴおよびその
制御のための別個の回路２４および２５とともにハイブ
リッド構成で共に製作される。
第４図は高電圧側電力ＭＯ３ＦＥＴの他の例を示したも
のである。そして、第４図は５００Ｖの電源■＋と負荷
２０との間に第２図の高電圧側構成で電力用ＭＯ３ＦＥ
Ｔ２１が接続された周知の変換器を示している。この変
換器回路において、ダイオード３０ならびにチョーク３
１、コンデンサ３２からなるフィルタも設けられている
。低電圧駆動回路３３はＭＯＳＦＥＴ２１のゲートに結
合されており、後述するように電力用ＭＯＳＦＥＴ２１
の導通制御が行われる。この制御回路はたとえば１５Ｖ
で動作するＣＭＯＳ形回路である。
この回路には、温度保護、自始動、デユーティサイクル
制御、低電圧保護、通常の変換器の制御回路におけるそ
の他の所望の機能が含まれる。これらの全てが低電圧制
御回路３３に集積される。
変換器の出力はたとえば１５Ｖ±５％であり、電流は約
ＩＡまでである。これらの変換器は、電力用ＭＯＳＦＥ
Ｔ２１が所望のデユーティサイクルでターンオンもしく
はターンオフし、導通したとき素子の出力から一定の出
力電圧を維持するため、電流が調整可能な所定時間の間
チョーク３１を介して負荷２０に流れる。周期の終わり
に電力用ＭＯ３ＦＥＴ２１はターンオフするが、電流は
チョーク３１およびフリーホイーリングダイオードであ
るダイオード３０を介して流れ続ける。負荷２０に供給
された出力電圧の大きさはデユーティサイクルの関数で
ある。例として、仮に入力電圧が３００Ｖで出力電圧が
１５Ｖであると、デユーティサイクルは約５％に設定さ
れる。このような回路は６０−７０％の効率で動作する
。
過去には通常の電力用ＭＯ３ＦＥＴと共に第４図のＣＭ
ＯＳ制御回路３３を電力用ＭＯＳＦＥＴ２１の基板に集
積することは不可能であった。これは基板がソース電位
であり、第４図の回路においてドレインおよびソースは
ほぼ入力回路の全電圧Ｖ＋まで上昇するからである。
後述するように本発明は、ソースおよびドレインの両方
がチップの基板から絶縁されて、この基板が高電圧応用
（線電圧が約２００■のもの）におけるドレインおよび
ソースの両方に対して接地電位にされるような電力用Ｍ
ＯＳＦＥＴを提供する。結果として制御回路３３は同一
基板に集積された高電圧側用の新規な電力用集積回路を
形成する。
本発明の新規な装置の一実施例が第５図および第６図に
示されている。第５図は電力用集積チップ４０の平面を
示したものである。さらに詳細にいえば、第５図の構成
はドレイン電極およびソース電極につき櫛歯形影状を採
用した電力用集積回路を示している。これらは概略的に
示されており、たとえば２０として多数の櫛歯形格が使
用されていることが理解される。第６図に示されるよう
な他の形状も本発明を実施するために使用できる。
チップ４０には種々の所望の回路を集積することができ
る。この低電圧集積制御回路は、第５図に回路４３とし
て図示されており、これは他の回路から、ならびに電力
素子のソースおよびドレインから電気的に絶縁されてい
る。また電力ＦＥＴのゲート用高電圧レベルシフトおよ
び駆動回路４４も概略的に示されており、これは電力素
子における導通を維持するために線電圧より高く振れな
ければならない。チップすなわち基板４０は常に最低す
なわち接地電位に接続されているから低電圧制御回路を
基板中に集積することが可能である。
第６図は第５図の６−６線で切断した断面を示しており
、第５図のチップに用いられた新規なジャンクション・
パターンを示している。
第６図において、主チツプ基板はｐ　＜−＞基板４０で
ある。このＰ　（−）基板４０はその上に新規なラテラ
ル導通電力用ＭＯ３ＦＥＴの種々のジャンクションを受
は入れるエピタキシャルＮ（−）層４８を有する。層４
８は上述のように本発明の第１の減少表面電界領域であ
り、１．−５Ｘ１０１２乃至２×１０１２イオン／Ｃシ
で、好ましくは２Ｘ１０１２イオン／ｃｍ２である電荷
密度を有する。
第６図の断面では、第６図に示す電力部分を同一チップ
内の電力部分を受は入れるエピタキシャル付着領域４８
内に形成された集積制御部分から絶縁するための深いＰ
（十）絶縁領域が示されている。
本体領域５３はブロッキング電圧を改善し寄生バイポー
ラトランジスタのターンオンを防止する、特性強化され
たＰ（＋）中央本体部分を有する層４８内に形成される
。本体領域５３は、構造に固有のＮＰＮ）ランジスタが
理由でベース領域とも呼ばれる。Ｐ（＋）領域は両横方
向の低導電領域５４及び５５まで延びる。Ｎ（＋）ソー
ス・ストリップ領域５６および５７は本体領域５３内に
形成され、これらの両頭域はＰ（＋）ベース領域５３の
浅いＰ　（−）種領域に自己整列される。ソース領域５
１および５９の外縁と領域５４と５５の外縁との間の空
間は、適当なゲート構造で反転され得る表面チャンネル
を画成する。
ソース領域４２は、チップの表面でソース領域５６およ
び５７ならびにチャンネル領域の中心に接続される。チ
ャンネル５４および５５は、その上にゲート酸化膜層６
１および６２をそれぞれ有し、かつゲート酸化膜領域６
１および６２の上部にある導電性ポリシリコン電極６３
および６４を有する。シロックス（リンをドープした２
酸化シリコン）層６５−６６は、ゲート酸化膜６１およ
び６２ならびにソースおよびチャンネル構造を完成する
ために延び出した電界酸化膜を覆う。
二つのドレイン電極４１は、中央ソース４２から横方向
に対称に離間している。ドレイン４１の各々は、Ｎ（＋
）拡散領域または層４８内のドレイン領域７０に電気的
に接続されている。
本発明の重要な特徴によれば、二つのＰ　Ｃ−）減少表
面電界領域７１は、チャンネル５４および５５ならびに
ドレイン・ストリップ７０の各々の間の第一減少表面電
界領域４８内に形成される。
領域７１は好ましくはｌＸ１０１２イオン／ｃＩｆの電
荷密度を有する。領域５３と７１との間の横方向空間は
小さくなければならず、好ましくは１０μｍより小さく
なるよう良好に制御されていなければならない。空間の
寸法が小さ過ぎると導通空間をピンチオフする。大き過
ぎるとアバランシェを引き起こす。空間は２乃至８μｍ
の範囲で変化してもよく５μｍが好ましい。
第６図のチップの構造は、ジャンクション絶縁層５０お
よび５１から延びるＰ（−）領域８０および８１により
完成される。基板電極８２および８３Ｐ（＋）拡散領域
５０および５１に接続されており、チップ４０の底部上
の基板電極と同電位である。領域８０および８１は、ド
レイン領域７０から接地された電極８２および８３への
電界の適当な横方向への分布を保証する。電界酸化膜９
０は、領域８０および８１を覆い（共通ストリップのセ
グメントである）、シロックス・ストリップ９１．９２
．９３および９４が図示のように設けられる。
第６図の新規な電力部分は、電力部分を含む同一基板に
低電圧制御、高電圧レベルシフトおよびゲート駆動回路
を集積することを可能にする。制御要素は、第５図に示
すように電力部分から絶縁されたある部分の低電圧基板
に集積される。結局、第５図および第６図の新規な電力
集積チップは、高電圧側スイッチング応用に用いられる
。明らかに同一の技術が一般的な電力ＭＯ３ＦＥＴ応用
に用いられるが、ソースおよびドレイン領域は基板に比
べて高い電圧で動作できるからその特徴は高電圧側スイ
ッチングを行う能力にある。
第５図および第６図の素子は、電流導電路用に垂直およ
び横の要素を有するＮチャンネル・エンハンスメント形
の素子である。この動作において、素子がターンオンし
たとき、例えば０−１０Ｖからの適当な電圧がポリシリ
コン・ゲート・電極６３及び６４に与えられる。これは
、表面チャンネル５４および５５を反転し、Ｐ（−）領
域７１の下のドレイン領域７０からの導電通路が本体領
域５３と領域７１の隣り合う側部との間の領域および表
面チャンネル５４および５５を介して垂直に上昇し、ソ
ース領域５６および５７ヘー、ならびにソース電極４２
への電流通路を形成する。
高電圧側スイッ応用例では、ドレイン電極７０は第４図
に示される形の回路における約５００ｖの電圧源に直接
接続される。ソース４２は負荷に直接接続される。電力
ＭＯ５ＦＥＴ部分がターンオンするとき、ソースは５０
０Ｖからドレインからソースへの基板４８を介する電流
路の電圧降下を差し引いたものにほぼ等しい電圧になる
。素子をターンオンするための制御回路は、第５図のそ
れのよう゛な１５Ｖ−ＣＭＯ８回路であり、接地電位よ
り１５Ｖだけ高いエピタキシャル層４８のジャンクシジ
ン絶縁領域に直接集積されている。この回路の出力は、
次いでレベルシフトによりゲートをドレイン電位よりも
高くするように５００Ｖに対して変換しなければならな
い。
第６図の素子の動作 減少表面領域４８および７１が共働して高電圧側スイッ
チング用の素子の使用を可能にする方法は次の通りであ
る。
最初に素子が「オン」であるとする。その場合、ドレイ
ン領域は線電圧たとえば５００■であり、ソース領域５
６および５７は、５００Ｖからドレインとソースとの間
での電圧降下を差し引いた電圧である。デプリーション
領域はＰ（−）基板４０からのみ延びる。周知のように
臨界的な電界に達したときシリコンのいづれかのジャン
クションの各側でディプリートされる電荷は、はぼ１ｘ
１０１２イオン／ｃｍ２である。５００ｖではデプリー
ション領域は本体領域５３の底部には到達せず、１×１
０１２イオン／ｃｍ３の電荷密度を有するディプリート
されていない層は、Ｐ　（−）基板４０から延びる領域
と領域５３および７１の底部との間に残って領域７１の
下のドレイン７０までの横方向導電路を画成する。デプ
リーション領域は領域５３まで到達しないから本体領域
５３からＰ（−）領域４０へのバンチスルーは生じない
。そしてソースは素子がオンのとき基板に対して高い電
圧になる。オン状態での構造はＰ　（−）領域４０、Ｎ
（−）領域４８およびＰ（−）領域７１からなるラテラ
ルＪ−ＦＥＴに似ており、ｐ　＜−＞領域４０の底部か
らのみピンチが生じる。
次にゲート電圧が除かれた状態での第６図の素子および
「オフ」状態での素子を考える。ソース５６および５７
ならびに基板は、概ね接地電位であるのに対してドレイ
ン領域７０は５００ｖにされるであろう線電位である。
第一の減少表面電界領域４８は、両側つまりＰ　（−）
基板４８およびＰ　（−）領域７１からディプリートさ
れる。そして領域４８は両側からＩ×１０１２イオン／
Ｃ−づつ合計で２×１０１２イオン／ｃｍ３のディプリ
ーションを行う。同様に、Ｐ（−）領域７１は完全にデ
ィプリートされて素子の表面に電界減少を生じてＰ（−
）基板４０と層４８との間のアバランシ二条件を除く。
さらに詳細に述べれば、Ｎ　（−）領域４８はＰ（＋）
領域からＰ　（−）領域７１に向けてディプリートする
。かなり低い電圧で、ディプリーションは領域７１に達
しそれらの電位を領域５３のそれに近いものに設定する
。これが達成されると領域７１と４８との間のジャンク
ションでディプリーションが始まり、一方領域４８と基
板４０との間のジャンクションでも生じる。領域７１と
４８での合計ドーズ量が調整されると、Ｐ（−）基板と
Ｎ（−）エピタキシャル層４８との間のジャンクション
が臨界電界に達する直前に両ジャンクションか完全にデ
ィプリートされる。したがって表面電界はブロックして
いるジャンクション近くまで減少し臨界電界は表面に達
する前にシリコンバルク中に達する。
Ｐ（−）領域７１および４８は高いブロッキング電圧を
保持しながら低抵抗エピタキシャル物質の使用を可能に
する。そして所定の素子につき抵抗を低くできる。
第７乃至１２図は第６図の新規な素子が製作される工程
を示したものである。第６図の場合、本発明の新規な特
徴をより良く図示するために大幅に寸法を歪めである。
第７図はＰ（−）基板としての最初のウェーハを示して
おり、たとえば０．６３５ｍ＋ａ厚で低効率２５Ω／印
である。通常、複数のチッーブが例えば５インチ径のウ
ェーハから一度に製作される。２０μｍ厚で低効率２．
６Ω／　ｃｍの、リンがドープされたＮ　（−）エピタ
キシャル層４８が適当なエピタキシャル技法で基板４０
上に形成される。
第７図のウェーハは最初に適当に清浄され、約５０００
オングストローム厚のシリコン酸化膜で覆われる。この
酸化膜は、次いで第８図に示すＰ（＋）絶縁領域５０お
よび５１の形成に用いる窓を形成するためマスクされエ
ツチングされる。絶縁リング５０および５１は約２５μ
ｍの深さを有し、表面抵抗率が約１０Ω／口になるまで
１２００℃で１６時間のボロン拡散処理で形成される。
次いで第９図に示すように、領域７１．８０および８１
の減少表面電界注入を行うための第２のマスクおよびエ
ッチ工程が行われる。これは１２００℃で約５時間の処
理を伴う合計ドーズ量が約５×１０１２のボロン注入に
より行われる。処理の最後にシート抵抗率は約１０，０
００Ω／口となり、Ｐ（−）領域７１の深さは約５μｍ
となる。
次いで、電界酸化膜１１０が約１．１μｍ厚まで成長す
る。ボロン注入のこの酸化膜中に失われる。領域７１の
形成のたるの種々の工程が使用でき、本発明の好ましい
実施例ではこれらの領域の最終電荷は約１×１０１２イ
オン／Ｃ−となる。酸化膜１１０は次いでマスクおよび
エッチされボロン注入が行われて第６図の本体５３の深
い部分となるＰ（＋）領域５２を形成する。この工程で
用いられるボロン注入は３×１０１４であり約１０５０
℃で２時間のボロン処理が行われる。
続いて、第４のマスク工程が行われる活性領域から酸化
膜が除去される。すなわち、酸化膜はある側のＰ（−）
領域８０および７０の間の領域ならびに他の側の７０と
８１との間の領域、さらには領域７０の縁部間の領域か
ら除去される。次いで、ゲート酸化工程により８００オ
ングストローム厚のゲート酸化膜が成長し、ポリシリコ
ンの付着が行われる。
ポリシリコンのエッチおよび酸化膜のエッチは第５の工
程で第１１図に示すような構造を形成するために行われ
る。そして、第１１図において、エッチされた共通の酸
化膜シートのセグメントであるゲート酸化膜セグメント
６１および６２、ポリシリコンゲート６３および６４、
ならびに電界酸化膜ストリップ１１１乃至１１４が示さ
れている。
第６のマスキング工程において、フォトレジスト注入マ
スクが形成されチャンネル領域５４および５５を画成す
る本体領域の画成に用いられる。
そして、１１７５℃で約６０分の拡散処理によりドーズ
ｍ７Ｘ１０１３のボロン注入が行われる。
このウェーハは次いで酸化され約１８００オングストロ
ームの酸化膜被膜が形成される。
続いてＮ（＋）ソース領域５６および５７がドーズｆ２
に５Ｘ１０１５のひ素注入を伴うマスクおよびエッチ工
程によって形成される。これは９７５℃で２時間の処理
を伴い、第１２図のＮ（＋）チャンネル５６および５７
が形成される。
次いで第１２図の素子に適当に層間誘電体が与えられて
第６図に示す構造が得られる。この後コンタクトのマス
クエッチが行われてコンタクト領域が露出され、１μｍ
のアルミニウムがエツチングされたパターン上に付着さ
れる。
第９の工程により必要なアルミニウムエッチが行われ、
コンタクトバットが画成されたのちシロックスによるス
クラッチ保護膜が形成される。最終および第１０のマス
クがシロックスエッチを行うのに用いられる。
第１３図は本発明の第２の実施例のジャンクションパタ
ーンの断面を示している。第１３図の素子は第５図に示
すと同様の構造に形成され、第６図と同様の断面を有す
る。
第１３図の素子は第６図のそれとは相違する。
すなわち後述するように、ドレインへの変形導電路を有
し、これがＮ（＋）ソースの下のアバランシェ電流を防
ぐから寄生ＮＰＮバイポーラ・トランジスタが活性にな
らない。これは素子の頑丈さを増す。第１３図の構造の
第６図の構造に対するもう一つの利点は、ゲート酸化膜
がドレイン領域上に延びず電界酸化膜上に階段上に載ら
ないことである。
第１３図についての次の説明において、第６図につき説
明されたのと同一の要素は同一の符号が付されている。
さらに電荷密度が異なる二つの減少表面領域４８および
７１を使用しても、高電圧側のスイッチング応用に素子
を使用することを可能にする前述の利点を失うことはな
い。
第６図の本体領域５３は、二つの分離離間したチャンネ
ル２００および２０１として第１３図の実施例でも用い
られる。これらの各々は、ソース領域５６および５７に
よって反転チャンネルが形成された深いＰ（＋）領域と
浅いＰ　（−）領域とを有する。この修正により、ポリ
シリコンゲート２０３の下に平坦で簡単な酸化膜２０２
は設けることができる。そして、素子の処理は第６図の
素子よりも簡単である。
第１３図のゲート構成は、素子特性の経時的なドリフト
とくにアバランシェ値および素子安定性についてのそれ
を減少させる。そして第６図の実施例ではシリコン内の
電界分布を変えるゲート領域で捕捉されるような電荷を
生じる高電界があり、結果としてアバランシェ電圧を変
えることになる。
こ条件はゲート酸化膜での高電界を減少することにより
第１３図の実施例ではほぼ解消されている。
第１３図の実施例で得られる主たる利点は、本体領域を
二つの領域２００および２０１に分離する点である。こ
の構造はＰ　（−）領域における反転領域から左手およ
び右手のドレイン７０それぞれへの電流路を変える。こ
れらの電流路はそれぞれ曲がった線を有する矢印２１０
および２１１で示されている。この形の構造により、Ｘ
およびＹで印が付された領域を流れるアバランシェ電流
は、Ｎ（＋）ソース領域５６および５７は流れない。
結局、ソース５６、ベース２００のＰ（−）領域、およ
び領域４８、ソース５７、ベース２０１のＰ（−）領域
および領域４８からなる寄生ＮＰＮ）ランジスタはター
ンオンしない、つまり活性にならない。結果として、素
子は第６図のそれに比べて頑丈さを増す。
第１３図の実施例では領域７１はＰ（＋）チャンネル領
域２００および２０１のほぼ上に接触しているが、第６
図の減少電界領域７１は第１３図の素子によるものであ
り、同一の符号を有する。
しかし、それらの機能は第６図について記述されたもの
と同一である。
第１３図の実施例を製造するには、Ｐ（−）基板４０が
破壊電圧５５０−６００Ｖの素子に対して抵抗率２５Ω
／ｃｒｎを有するシリコン単結晶を用いる。Ｎ（−）領
域は約２０μｍ厚で２６５Ω／ｍの物質である。Ｐ（−
）領域７１．８０および８１は深さ約３μｍである。Ｐ
（＋）領域２００および２０１は最も深い点で４μｍの
深さ、浅い棚の領域で約３μｍである。隣り合うチャン
ネル領域２００と２０１との間の空間は、好ましくは約
５μｍである。各領域２００および２０１の幅は、約８
μｍでＰ（−）領域７１．８０および８１の谷幅は約５
０μｍである。ドレイン領域７０の各々は、約０．８μ
ｍで幅は５−１５μｍである。ドレイン領域７０は、約
２−３μｍの空隙によってそれらの隣り合うＰ　（−）
領域７１から離間されている。領域７１を形成するとき
ドーズ量的５×１０１２のイオン注入を行う。このドー
ズはＮ形電荷を補償することにより、酸化膜が成長する
後の工程では１×１０１２に減少する。チャンネル領域
２００および２０１のＰ　（−）領域は、ドース全豹７
×１０１３を用いて形成される。ゲート酸化膜２０２は
、約８００オングストロームの厚さを有する。
第１３図の実施例の他の利点は、素子がブロッキング状
態のとき約５μｍのチャンネル領域２００と２０１との
間の空間が完全に補償されることである。したがってポ
リシリコンゲート２０３の縁部近くの領域では高電界歪
みが生じない。結局非常に臨界的な領域でアバランシェ
が起きない。
本発明は複数の好ましい実施例につき説明したが、多数
の変形例および修正例が当業者にとり自明であろう。し
たがつて本発明は特定の開示内容に限定されるべきでは
なく特許請求の範囲の記載によってのみ限定されるもの
である。
【図面の簡単な説明】
第１図は従来の低電圧側スイッチの回路構成を示す図、
第２図は従来の高電圧側スイッチの回路構成を示す図、
第３図はブロック線図として示された制御要素を有する
従来のブリッジ駆動器の回路図、第４図はブロック線図
として示された制御要素を有する従来の変換器の回路図
、第５図は櫛歯形に示されたドレインおよびソース電極
を有する本発明のチップの拡大平面図、第６図は線６−
６に沿って切断した第５図の部分の断面図、第７−１２
図は第５図および第６図に示す素子の製作工程を明確に
示すため寸法を誇張して示した図、第１３図は第６図と
同様の手法で第２の実施例を示した図である。 ２０・・・負荷、２１．２２．２３・・・電力用ＭＯ３
ＦＥＴ、２４・・・高電圧側駆動回路、２５・・・低電
圧側駆動回路、２６・・・レベルシフト回路、３０・・
・ダイオード、３１・・・チョーク、３２・・・コンデ
ンサ、３３・・・低電圧制御回路、４０．４４・・・チ
ップ、４１・・・ドレイン、４２・・・ソース、４８・
・・基板、５０．５１・・・絶縁リング、５２．５３．
２００．２０１・・・チャンネル、５４．５５・・・Ｐ
（−）領域、５６．５７・・・Ｎ（十）領域、６３．６
４・・・ゲート電極、７０・・・ドレイン領域、７１．
８０．８１、・・・Ｐ（−）領域、９０・・・電界酸化
膜、９１．９２．９３．９４・・・シロツクスストリッ
プ、１１０・・・酸化膜。 図面の浄書 手続補正書（方式） 昭和６３年６月２８日 昭和６３年　特　訂　願　第　１３００４５　　号２、
発明の名称 大電力ＭＯ８ＦＥＴおよび電源側スイッチ−として応用
される集積制御回路 ３、補正をする者 事件との関係　　特許出願人 名　称　　　インターナショナル・レクチファイア−・
コーポレーション ４、代理人 住　所　　東京都港区南青山−丁目１番１号５、補正命
令の日付（自発） （発送日）昭和　　年　　月　　日 ６、補正の対象

Claims (1)

  1. 【特許請求の範囲】 （１）単結晶半導体物質の基板と、 前記基板の頂部に形成されて第一減少表面フィールド領
    域を画成する第一の導電形の第一層と、前記基板と反対
    の前記第一層の表面に形成された前記第一の導電形とは
    反対の第二の導電形の本体領域と、 前記本体領域内で前記第一層の前記表面内に形成され、
    前記本体領域の縁部から離間し前記基板の前記表面に表
    面チャンネルを画成する前記第一導電形のソース領域と
    、 前記表面チャンネルの頂部に形成されたゲート酸化膜お
    よびゲート電極と、 前記第一層の前記表面に形成され、前記本体領域から横
    方向に離間された前記第一導電形のドレイン領域と、 前記基板の前記表面に形成され、前記本体領域と前記ド
    レイン領域との間に挿入されて第二の減少表面フィール
    ド領域を画成する前記第二領域とをそなえ、 前記表面チャンネルから流れる電流は前記表面チャンネ
    ルから第二減少表面フィールド領域の深さより深い点ま
    での垂直成分および前記第二領域下の槽成分を有し、前
    記第一領域は素子がオフで前記第一領域内の電界が臨界
    電界より僅かに低いとき前記第一領域の頂部および底部
    の両方からディプリートされる電荷にほぼ等しい合計電
    荷密度を有し、前記第二領域はほぼ１×１０＾１＾２イ
    オン／ｃｍ＾３の合計電荷密度を有する電界効果トラン
    ジスタ。 （２）請求項１記載のトランジスタにおいて、前記基板
    に集積され前記ソースおよびトレイン領域の電位から電
    気的に絶縁された低電圧制御回路を有し、前記基板は動
    作中に前記ドレインおよびソース領域に与えられる電位
    に対して低い電位にされる電界効果トランジスタ。 （３）請求項１記載のトランジスタにおいて、前記表面
    の頂部に形成されたソースおよびドレイン電極を有し、
    前記ソース電極は前記ベースおよびソース領域に接続さ
    れ、前記ドレイン電極は前記ドレイン領域に接続された
    電界効果トランジスタ。 （４）請求項１記載のトランジスタにおいて、前記第二
    の領域は前記ドレイン領域の深さに等しいかより大きい
    深さ、および前記ソース領域より大きい深さを有する電
    界効果トランジスタ。 （５）請求項１記載のトランジスタにおいて、前記本体
    領域は、各々が前記ソース領域の各セグメントを有する
    第一および第二の離間したセグメントからなり、前記ド
    レイン領域は前記第一および第二の本体領域セグメント
    の横方向外方に離間した第一および第二のセグメントを
    有し、前記電流の横方向成分は前記二つの本体領域セグ
    メントの下に二つの通路を有する電界効果トランジスタ
    。 （６）請求項１記載のトランジスタにおいて、前記基板
    は第二導電形である電界効果トランジスタ。 （７）請求項２記載のトランジスタにおいて、前記本体
    領域は前記ソース領域の各セグメントを有する第一およ
    び第二の離間したセグメントからなり、前記ドレイン領
    域は前記第一および第二の本体領域セグメントの横方向
    外方に離間した第一および第二のセグメントを有し、前
    記電流の横方向成分は前記二つの本体領域セグメントの
    下に二つの通路を有する電界効果トランジスタ。 （８）請求項３記載のトランジスタにおいて、前記本体
    領域は前記ソース領域の各セグメントを有する第一およ
    び第二の離間したセグメントからなり、前記ドレイン領
    域は前記第一および第二の本体領域セグメントの横方向
    外方に離間した第一および第二のセグメントを有し、前
    記電流の横方向成分は前記二つの本体領域セグメントの
    下に二つの通路を有する電界効果トランジスタ。 （９）請求項４記載のトランジスタにおいて、前記本体
    領域は前記ソース領域の各セグメントを有する第一およ
    び第二の離間しセグメントからなり、前記ドレイン領域
    は前記第一および第二の本体領域セグメントの横方向外
    方に離間した第一および第二のセグメントを有し、前記
    電流の横方向成分は前記二つの本体領域セグメントの下
    に二つの通路を有する電界効果トランジスタ。 （１０）請求項１記載のトランジスタにおいて、前記第
    一領域における合計電荷は１．５×１０＾１＾２から２
    ×１０＾１＾２イオン／ｃｍ＾２である電界効果トラン
    ジスタ。 （１１）請求項５記載のトランジスタにおいて、前記第
    一領域における合計電荷は１．５×１０＾１＾２から２
    ×１０＾１＾２イオン／ｃｍ＾２である電界効果トラン
    ジスタ。 （１２）請求項１記載のトランジスタにおいて、前記本
    体、ソースおよびドレイン領域は細長く平行である電界
    効果トランジスタ。 （１３）請求項５記載のトランジスタにおいて、前記本
    体、ソースおよびドレイン領域は細長く平行である電界
    効果トランジスタ。 （１４）請求項１２記載のトランジスタにおいて、各々
    が前記ドレインおよび前記第二領域に平行で細長い第二
    ドレイン領域および第三の減少表面電界領域を有し、前
    記本体領域は前記第二および第三領域との間にそれらと
    離間して対称に配され、前記ドレイン領域および第二ド
    レイン領域は前記第二および第三領域の横方向外側に対
    称に配された電界効果トランジスタ。 （１５）請求項２記載のトランジスタにおいて、前記第
    一領域における合計電荷は１．５×１０＾１＾２から２
    ×１０＾１＾２イオン／ｃｍ＾２である電界効果トラン
    ジスタ。 （１６）請求項１０記載のトランジスタにおいて、前記
    領域における合計電荷は２×１０＾１＾２イオン／ｃｍ
    ＾２である電界効果トランジスタ。 （１７）請求項１２記載のトランジスタにおいて、前記
    第一領域における合計電荷は１．５×１０＾１＾２から
    ２×１０＾１＾２イオン／ｃｍ＾２である電界効果トラ
    ンジスタ。（１８）請求項５記載のトランジスタにおい
    て、前記ソースおよびドレインの両領域は動作中基板電
    位より約１００Ｖ高い電位に達し得る電界効果トランジ
    スタ。 （１９）請求項１４記載のトランジスタにおいて、前記
    ソースおよびドレインの両領域は動作中基板電位より約
    １００Ｖ高い電位に達し得る電界効果トランジスタ。 （２０）請求項１３記載のトランジスタにおいて、前記
    基板は第二導電形である電界効果トランジスタ。 （２１）請求項１５記載のトランジスタにおいて、前記
    基板は第二導電形である電界効果トランジスタ。 （２２）請求項１８記載のトランジスタにおいて、前記
    基板は第二導電形である電界効果トランジスタ。 （２３）電力部分と低電圧制御回路とを有する電力用Ｍ
    ＯＳＦＥＴチップにおいて、 前記電力部はソース電極に接続されたソース領域、前記
    ソース領域を有し、反転可能なチャンネルを形成する本
    体部分、前記チャンネル領域から離間しドレイン電極に
    接続されたドレイン領域、前記反転可能なチャンネルの
    頂部に配されたゲート絶縁層および前記ゲート絶縁層上
    に配された電極、第一の半導体領域の表面に形成された
    前記ソース、本体およびドレイン領域、前記第一領域の
    表面に形成された前記ドレインおよびソース領域の間に
    配された前記ソースおよびドレイン領域のそれとは異な
    る導電形の第二の領域を有し、前記第一領域は１．５×
    １０＾１＾２から２×１０＾１＾２イオン／ｃｍ＾２の
    電荷密度を有する電界効果トランジスタ。 （２４）請求項２３記載のトランジスタにおいて、前記
    第二の領域は約１×１０＾１＾２イオン／ｃｍ＾２の電
    荷密度を有する電界効果トランジスタ。 （２５）請求項５記載のトランジスタにおいて、前記ゲ
    ートは単一の平面内に配されたポリシリコンゲートであ
    る電界効果トランジスタ。 （２６）請求項１３記載のトランジスタにおいて、前記
    ゲートは単一の平面内に配されたポリシリコンゲートで
    ある電界効果トランジスタ。 （２７）請求項１８記載のトランジスタにおいて、前記
    ゲートは単一の平面内に配されたポリシリコンゲートで
    ある電界効果トランジスタ。 （２８）請求項２５記載のトランジスタにおいて、前記
    第一領域における合計電荷は１．５×１０＾１＾２から
    ２×１０＾１＾２イオン／ｃｍ＾２である電界効果トラ
    ンジスタ。
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