JP4646284B2 - 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス - Google Patents

単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス Download PDF

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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Description

【０００１】
（発明の背景）
本発明は、半導体デバイスパッケージ及びその半導体デバイスパッケージの製造方法に関し、より詳細には、チップスケールパッケージおよびその製造に関する。
【０００２】
半導体デバイスパッケージは、半導体ダイを収容し、かつ保護し、またダイ電極に出力接続部を提供することで知られている。通常、ダイ拡散およびメタライゼーションが従来のウェハ処理装置で行われる大きな親ウェハから半導体ダイをダイシングする。このようなダイは、ダイオード、電界効果トランジスタ、サイリスタなどであり得る。ダイは壊れやすいため、ダイ表面を外部環境から保護しなければならない。さらに、ダイを電気回路内で接続するために、使いやすいリードをダイ電極に接続しなければならない。
【０００３】
通常、このようなダイをウェハからソーイングによってシンギュレートした（ｓｉｎｇｕｌａｔｅｄ）後、それぞれのダイを受け取るための共形部分（ｃｏｎｆｏｒｍｉｎｇ ｓｅｃｔｉｏｎｓ）を有する回路基板の一部にダイ底部をマウントして接続する。次に通常は、ダイの最上部電極を回路基板の他の部分（次に外部接続用に用いられる）にワイヤボンディングする。このようなワイヤ接続部は壊れやすいため、マウントプロセスが遅くなる。またワイヤ接続部によって、抵抗およびインダクタンスが比較的高くなる。
【０００４】
回路基板上への迅速で信頼性の高いマウントとともに低抵抗接続部を可能にするために、パッケージされた半導体デバイスをパッケージの一方の面からマウントできることが、多くの用途において好ましい。
【０００５】
（発明の概要）
本発明によって、回路基板またはその他の電子インターフェイス上にチップの一方の面を用いてマウント可能な「フリップチップ」を備える新規な半導体ダイパッケージが提供される。特に本パッケージは、コンタクト、たとえばゲート、ソース、およびドレイン電極コンタクト（ＭＯＳＦＥＴの場合）をパッケージの同じ面上に有し、回路基板上の外部ゲート、ソース、およびドレイン接続部とそれぞれ接続するハンダボールコンタクトをチップ表面に形成することによってマウントすることができる。
【０００６】
チップへのソース接続を、チップのソース電極上のハンダボールによって行う。ハンダボールは、回路基板上の適切なソース電気接続部とインターフェースするように配置される。パッケージは、ドレイン電極が同じ表面上となるように構成される。
【０００７】
ある実施形態においては、活性接合部は、ソース電極の下方の比較的低いキャリア濃度（たとえばＰ-）の層であって、同じ型の比較的高いキャリア濃度（たとえばＰ+）の基板の上方にある層に存在する。少なくとも１つのドレイン電極を、同じ表面上の、ソース電極から離れた領域に配置する。拡散領域または「シンカ（ｓｉｎｋｅｒ）」が、最上部のドレイン電極から下方に延びて、比較的低いキャリア濃度の層を通って基板に達する。拡散領域は、基板と同じキャリア濃度および型（たとえばＰ+）を有する。こうして電気経路が、ソース電極から活性要素を通って基板内部へ入り、拡散領域を通って最上部のドレイン電極まで設けられる。
【０００８】
前述したように、ドレイン電極は、ソースおよびゲート電極と同じ表面上にあるため、回路基板に、適切な外部ドレイン接続部の位置に対応するハンダボールを用いてマウントすることができる。
【０００９】
他の実施形態においては、ドレインコンタクト下方の拡散領域を用いる代わりに、比較的低いキャリア濃度の層を基板までエッチングして、ドレイン電極を充填しても良い。これは、たとえば垂直伝導トレンチ型デバイスを得るためにトレンチをエッチングするステップと同時に行っても良い。
【００１０】
本発明のさらに他の実施形態においては、２つの垂直伝導ＭＯＳＦＥＴデバイスを共通チップ内に形成して、そのソース領域を横方向のインターデジタル構造にし（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）、ドレイン基板を共通にする。この構造により、本来的に二方向（ｂｉｄｉｒｅｃｔｉｏｎａｌ）のスイッチが形成される。全てのコンタクトを最上面で取ることができるため、コンタクトボールを、直線状列（長方形チップに対する対角線の周りで対称であっても良い）に沿って配置して、回路基板支持体への接続を簡単にしても良い。チップの底部に厚い金属層を設けて、共通ドレインを有する隣接デバイス間の低抵抗電流経路としても良い。またこうすることで、チップをその最上面がプリント回路基板支持体と面するようにマウントしたときに、熱伝導を改善することもできる。
【００１１】
本発明の他の特徴および利点は、本発明の以下の説明から、添付の図面を参照して明らかになる。
【００１２】
（好ましい実施形態の詳細な説明）
図１乃至図６は、本発明の半導体デバイスの第１の実施形態を示す図である。この第１の実施形態は、フリップチップパワーＭＯＳＦＥＴの形態であって、全ての電極を１つの平面内に有し、コンタクトバンプを有することで、支持体構造、たとえばプリント回路基板のトレースまたはその他の導体へのコンタクトが可能である。記載すべきデバイスは、他のどんなタイプのデバイスでも良く、たとえばＰ／Ｎまたはショットキーダイオード、ＩＧＢＴ、サイリスタ、複数の部品を有する集積回路ダイなどである。また、図１乃至図６のデバイスは、Ｐチャネルデバイスを示している。伝導型を反対にしてＮチャネルデバイスを作製することができる。また、図１乃至図６のデバイスは、トレンチ型のデバイスとして示しているが、後述するようにプレーナセルラまたはストライプ構造であっても良い。
【００１３】
図１に、いつでもマウントできる完成デバイスを示す。このデバイスは、以下のものを有するシリコンダイ３０からなる。つまり、上部ソース電極メタライジング３１（通常はアルミニウムであり、２μｍ〜８μｍの厚みであり得る）、ドレイン電極メタライジング３２、ゲート電極金属パッド３３（図２）、およびゲートバス３４から構成されている。
【００１４】
ダイをウェハの状態で処理する（図２および図３に部分的に示す）。コンタクトボールをウェハ上に形成する（図１、図３、および図４に示す）。ソースコンタクトボール４０をソース電極３１上に形成し、ドレインコンタクトボール４１および４２をドレインコンタクトメタライジング３２上に形成し、ゲートコンタクトボール４３をゲートパッドメタライジング３３上に形成する。次にウェハ内のダイがシンギュレートされ、回路基板または類似物上でいつでもアセンブリできるようにする。
【００１５】
図４及び図６は、図１および図３のデバイスに対するトレンチ型パワーＭＯＳＦＥＴ形状を示す図である。すなわち、Ｐチャネルデバイスの場合には、Ｐ+シリコン基板５０を使用し、低濃度Ｐ型の接合収容層（ｊｕｎｃｔｉｏｎ ｒｅｃｅｉｖｉｎｇ ｌａｙｅｒ）５１を、Ｐ+基板５０上にエピタキシャル成長させる。次に、Ｎ型ベースまたはチャネル拡散層（ｄｉｆｆｕｓｉｏｎ）５２（図４および図５）を形成する。
【００１６】
その後、従来技術を用いて、隔離されたメサ領域を形成する複数の平行なトレンチ６０、６１（図４）、または交差するトレンチのアレイを形成し、次に、薄い絶縁層たとえば二酸化ケイ素を、各トレンチ６０〜６１の壁に成長させる（それぞれ、ゲート絶縁層７０〜７１として示す）。次に、導電性ポリシリコンゲート７５を、各トレンチ内部のゲート酸化層上に堆積させた後、エッチング除去して、ポリシリコンをトレンチ、ゲートバス、およびパッド領域内にのみ残す。その後、ＴＥＯＳ層８０を堆積させてパターニングし、絶縁キャップ７６および７７（ＴＥＯＳでも良い）を、トレンチ６０および６１内部のポリシリコン７５の最上部上に残す（図４）。
【００１７】
Ｐ+ソース拡散層５３を、Ｎ拡散層５２の最上部に形成して、層５２および５３を通してエッチングする。次に、コンタクト開口部８１および８２（図４）を、Ｐ+ソース層５３を貫通してチャネル層５２内までエッチングした後、Ｎ+コンタクト拡散層を開口部８１および８２の底部に形成する。次に、誘電体材料を横方向にエッチングして、ダイ表面上のソース領域の部分をコンタクト用に露出させる。次に、連続アルミニウム層をデバイス表面上に堆積させて、アルミニウムをＰ+ソース領域５３およびＮ型チャネル領域５２にコンタクトさせる。このアルミニウム層をエッチングによって分離して、ソースコンタクト３１、ドレインコンタクト３２、およびゲートパッド３３にする。
【００１８】
図５は、コンタクトボール４０および４１の構成図である。これらのハンダボールの形成は、良く知られたプロセス（ニッケル金メッキを用いた後、ハンダのステンシル印刷を行い、ハンダをフローさせてボールを形成する）によって行う。その結果、ハンダボールまたはバンプは、中心間が０．８ｍｍ（従来用いられるものより広いピッチ）である。０．８ｍｍピッチを用いることによって、本発明のフリップチップ構造は、従来のトレースを有する回路基板への、従来の表面実装技術を用いた従来のチップスケールパッケージの利用および取り付けを、真似ることができる。ハンダボール４０および４１は、従来と同様にサーモソニック方式で表面上に溶接されるが、直径が以前に用いられるものよりも大きい（たとえば、標準の１５０μｍと比較して２００μｍ以上）。より大きい直径を用いることで、熱伝導が促進され、熱疲労に対する抵抗が改善される。
【００１９】
図４において、ドレイン金属３２は、Ｐ+基板５０の上方向に延びる部分とコンタクトするように示されている。これは模式的に示したものであり、実際には、表面ドレイン３２からＰ+基板５０へのコンタクトが、図７または図８に示すように形成されている。すなわち図７においては、Ｐ＋「シンカ」拡散層９０を用いてコンタクトが形成されている。図８においては、トレンチ９１がトレンチエッチングプロセス（活性領域を形成するため）の間に形成されて、金属または導電性ポリシリコン９２が充填されている。
【００２０】
図１乃至図８のデバイスの動作は、当業者には明らかである。すなわち、デバイスをオンにするためには、好適な電位をソース電極３１およびドレイン電極３２に印加し、ゲート電位をゲート７５に印加することによって、ゲート酸化層７０〜７１に隣接するＮ型シリコンがＰ型に反転する。その結果、回路として、ソース電極３１から、ソース領域５３を通り、反転領域を通ってＰ領域５１、Ｐ＋基板５０まで、そしてＰ＋基板５０を横方向に通って、上方向に（領域９０または９２を通って）ドレイン電極３２へ向かう回路が完成される。
【００２１】
図１乃至図８のデバイスによって、マウントできるデバイスのサイズが最小限になる；すなわち、ダイのサイズになる。ダイそれ自体は、垂直構造、セルラートレンチ技術を用いて、ＲＤＳＯＮが非常に低い。たとえば、デザインに１１０×１０6セル／ｉｎ2（１７×１０6セル／ｃｍ2）以上を用いることができる。しかし標準のトレンチＦＥＴデザインとは異なり、ドレイン接続は、ダイの前面または最上部になされる。ダイの底面を背面研磨したり、またはダイの底面に金属を堆積させたりする必要は全くない。背面研磨しないことによって、Ｐ+基板がより厚いため、ドレイン電流の流れに対する横方向抵抗を小さくすることができる。好ましくは、ダイ底面は粗くて未研磨で、その表面積を増加させてチップからの熱除去を助長しても良い。
【００２２】
金属の後、窒化ケイ素（またはその他の誘電体）パッシベーション層を堆積させる。窒化ケイ素パッシベーションをパターニングして、ダイ当たり４つの開口部を、ピッチとして、たとえば０．８ｍｍで残す。ダイサイズは一般的に、約０．０６０″×０．０６０″（１．５２４ｍｍ×１．５２４ｍｍ）であり得る。より大きなデバイスとして、０．１２３″×０．１２３″（３．１２４２ｍｍ×３．１２４２ｍｍ）も一般的である。シリコンは、２０ボルトＰチャネルデバイスであって、Ｒ*Ａが４６．８Ω−ｍｍ2（Ｖgsが４．５ボルト時）のものとなるようにデザインされる。
【００２３】
基板５０の底面に金属層は必要でないが、このような金属層を用いて、電流導体とすること、またはヒートシンクへの熱コンタクトを形成することは有用であり得る。
【００２４】
その他の表面形状として、より高い電流容量用に、より多数のハンダボールを有する形状を用いることもできる。すなわち図９および図１０に示すように、より大きなダイ１００を配置して、その最上面が、ソース電極１０１、２つのドレイン電極１０２および１０３（ダイ１００の対向するエッジと隣り合う）、およびゲートパッド１０４（ランナまたはバス１０５、１０６を有する）をもたらすようにすることができる。図１０に示すように、ドレイン電極１０２および１０３はそれぞれ５つのハンダボールを収容してそれぞれの列に配列し、ソース１０１は８つのハンダボールを収容してやはり平行な列に配列している。１つのハンダボールがゲートパッド１０４に接続されている。ハンダボールをそれぞれの平行な列に配列することによって、デバイスを収容するプリント回路基板上のそれぞれの導電性トレースを簡単な直線状に配置することができる。
【００２５】
図１１に、図９のデバイスを、プレーナ技術を用いてＮチャネルデバイスとして実施できる方法を示す。すなわち図１１において、ダイ１００を、Ｎ+基板１１０、Ｎ型エピタキシャル（エピ）層１１１、および間隔を置いて配置された多角形のＰチャネル拡散層１１２、１１３、１１４を用いて形成する。各拡散層１１２、１１３、１１４は、Ｎ+ソース拡散層１１５、１１６、および１１７をそれぞれ収容し、Ｐ+コンタクト拡散層１１８、１１９、および１２０をそれぞれ収容する。好適なゲート構造（ポリシリコンゲート格子１２１を含む）が、従来のゲート酸化膜上に配置されている。このゲート構造は絶縁層１２２で覆われていて、ゲート格子が、その上に配置されるソース電極１０１（ソース領域とチャネル領域とに通常の方法でコンタクトする）から絶縁されている。Ｎ+シンカによって、導電性経路がＮ+基板からドレイン電極１０３まで設けられている。
【００２６】
ダイを二方向伝導特性（直列に接続された２つのＭＯＳＦＥＴを単一チップ内に組み込む）で作製することもできる。すなわち図１２に示すように、ダイを、Ｐチャネルトレンチを実施するための図１乃至図８の方法で形成することができる。その結果、図１乃至図８で用いた数字を用いて、図１２の二方向ダイ１３０によって、２つのこのようなデバイスが単一のダイの中に組み込まれる。２つのデバイスは、図４の数字に続く「Ａ」および「Ｂ」によって、それぞれ識別されるが、基板５０は共通である。２つのそれぞれのゲート構造も設けられ、それぞれ図５および図６の構造を有する。基板メタライゼーション１３１も示す。
【００２７】
図１３は、二方向デバイスの回路図を示す図である。この回路図は、２つのＭＯＳＦＥＴ１４０および１４１からなり、各ＭＯＳＦＥＴはそれぞれのソース端子Ｓ1およびＳ2、それぞれのゲート端子Ｇ1およびＧ2、および共通するドレイン５０、１３１を有することによって、二方向伝導回路が形成されている。ＭＯＳＦＥＴ１４０および１４１は垂直伝導デバイスであり、個々にボディダイオード（図１３には示さず）（他方のＭＯＳＦＥＴがＯＮしたときに伝導する）を有する。
【００２８】
図１４および図１５は、図１２のチップまたはダイ１３０の平面図である。チップ１３０は、底部導電性ドレイン電極１３１（図１５）を有していても良く、それぞれのゲートボール電極Ｇ1およびＧ2（それぞれのゲートランナまたはバス１４２および１４３をそれぞれ有していても良い）を有する。ドレイン１３１は、厚い低抵抗金属層（従来のソース電極厚みと比較した場合）であっても良い。底部導体１３１は、Ｐ+基板５０の導電性が十分に高ければ省いても良いが、ヒートシンクとして有用であり得る。
【００２９】
ＦＥＴ１４０および１４１のそれぞれのソース電極は、図１４に示すように、２以上の電極バンプＳ1およびＳ2を有する。Ｓ1バンプとＧ1バンプの間の距離は等しく、Ｓ2バンプとＧ2バンプの間の距離も同様である。
【００３０】
本発明のさらなる態様によれば、チップまたはダイ１３０の高さは、その幅よりも大きい。したがってチップまたはダイ１３０は、正方形ではなく、細長い長方形である。またダイバンプＳ1、Ｓ2、Ｇ1、およびＧ2は、ダイ１３０の対角線（図１４に破線の対角線１５０で示す）の周りで対称である。したがってソースおよびゲート電極は、チップの上／下の向きに関係なく、同じ位置になる。ダイは回転対称性を有するため、ピンマーキングは全く不要であり、簡単なパターン認識装置によって、ダイの向きまたは配置を、表面へ取り付ける際に決定することができる。
【００３１】
前述したように、本発明によれば、ソースボールＳ１は線状または列をなしており、この線または列は、ソースボールＳ２の線と離れて配置されＳ2の線と平行になっている。
【００３２】
図１６、図１７、図１８、および図１９は、図１３、図１４、および図１５のＦＥＴ１（ＦＥＴ１４０）およびＦＥＴ２（ＦＥＴ１４１）に対する代替的な配置を示す図である。同図において、同様な数字によって同様な部材を識別する。図１６乃至図１９のシリコンダイは、面積が約０．１２０″×０．１２０″（３．０４８ｍｍ×３．０４８ｍｍ）であり得る。各場合において、ソースボールＳ１およびＳ２はそれぞれの垂直で平行な列に配置されていることに留意されたい。そのため、直線状の導体を用いてそれらを平行に接続することが、プリント回路基板上の直線状の金属ストリップ、または直線状のメタライジングラインによって容易に行える。また次のことに注意されたい。ＦＥＴ１４０および１４１のソースは、図１７、図１８、および図１９においてインターデジタル構造をなしていて、それらの接続面積を増加させている。図１９の配置は特に好都合である。と言うのは、２組のソース金属バンプを一緒に保持しながら、基板中で電流が伝わるべき距離が最小限になっているからである。このようにして、基板及び金属の両方の抵抗は非常に低いが、基板レベルの接続が非常に容易になっている。
【００３３】
本発明を特定の実施形態に関して説明してきたが、多くの他の変形例および変更例ならびに他の用途が当業者にとっては明らかとなる。したがって、本発明を、本明細書における特定に開示によって限定するのではなく、添付の特許請求の範囲のみによって限定することが好ましい。
【図面の簡単な説明】
【図１】 本発明の半導体デバイスの第１の実施形態を示す斜視図である。
【図２】 図１のデバイスの、コンタクトバンプ形成前のメタライゼーションパターンを示す平面図である。
【図３】 ハンダバンプ形成後の図２のウェハを示す図である。
【図４】 図２の切断線４−４の領域に対応する小さい領域を通して得られる図２の断面図であり、ソースおよびドレインの最上部メタライゼーションを示す図である。
【図５】 図１および３のコンタクトボールのサイズおよび間隔を示すレイアウトである。
【図６】 図２の切断線６−６に沿い、かつゲートバスを横切る図２の断面図である。
【図７】 ドレイン金属の最上部のコンタクトの、Ｐ+基板への接続を可能にするためのＰ+シンカ拡散層の使用を示す図である。
【図８】 図４の最上面のドレインからＰ+基板へのコンタクトを形成するための修正されたコンタクト構造を示す図である。
【図９】 本発明の他の実施形態におけるメタライズドされた最上面を示す上面図である。
【図１０】 図９にコンタクトボール列を所定の位置で配置した図である。
【図１１】 図４のトレンチ構造の代わりのプレーナ接合パターンに対する図９の断面図である。
【図１２】 図４の場合と同様だが２つのＭＯＳＦＥＴを共通チップ内で使用して二方向伝導デバイスを形成する本発明のさらなる実施形態の断面図であり、図１４の切断線１２−１２に沿った図１４の断面図である。
【図１３】 図１２のデバイスの回路図である。
【図１４】 図１２および１３に示すようなデバイスの上面図である。
【図１５】 図１４のデバイスの正面図である。
【図１６】 図１４のデバイスのさらなる変形例を示す図である。
【図１７】 図１４のデバイスのさらなる変形例を示す図である。
【図１８】 図１４のデバイスのさらなる変形例を示す図である。
【図１９】 図１４のデバイスのさらなる変形例を示す図である。

Claims (27)

  1. ゲート電極を構成するトレンチを有し、互いに平行な第１および第２の主面を有するシリコンダイを備えたフリップチップ半導体デバイスであって、前記シリコンダイは、
    一方の伝導性の基板と、
    該基板上に設けられた一方の伝導性のエピタキシャル形成層と、
    該エピタキシャル形成層に形成された他方の伝導性のチャネル拡散層と、
    該チャネル拡散層上に形成された複数のソース領域と、
    前記第１の主面上に形成され、互いに絶縁され、横方向に間隔を置いて配置される同一平面上に設けられ、ソース電極を構成する第１のメタライズド層およびドレイン電極を構成する第２のメタライズド層と、
    前記第２のメタライズ層から前記エピタキシャル形成層に延びている伝導体とを有し、
    前記第２の主面は、前記半導体デバイスの対流冷却を改善するための露出した拡張された面積を設けるために粗くされており、前記第１のメタライズド層が前記ソース領域と電気的に接続され、前記第２のメタライズド層が、前記エピタキシャル形成層に延びている前記伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続されていることを特徴とするフリップチップ半導体デバイス。
  2. ゲート電極を構成するトレンチを有し、互いに平行な第１および第２の主面を有するシリコンダイを備えたフリップチップ半導体デバイスであって、前記シリコンダイは、
    一方の伝導性の基板と、
    該基板上に設けられた一方の伝導性のエピタキシャル形成層と、
    該エピタキシャル形成層に形成された他方の伝導性のチャネル拡散層と、
    該チャネル拡散層上に形成された複数のソース領域と、
    前記第１の主面上に形成され、互いに絶縁され、横方向に間隔を置いて配置される同一平面上に設けられ、ソース電極を構成する第１のメタライズド層およびドレイン電極を構成する第２のメタライズド層と、
    前記第２のメタライズ層から前記エピタキシャル形成層に延びている伝導体と、
    前記第２の主面に広がる底部メタライズド層と
    を有し、前記第１のメタライズド層が前記ソース領域と電気的に接続され、前記第２のメタライズド層が、前記エピタキシャル形成層に延びている前記伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続されていることを特徴とするフリップチップ半導体デバイス。
  3. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１に記載のフリップチップ半導体デバイス。
  4. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項２に記載のフリップチップ半導体デバイス。
  5. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項１に記載のフリップチップ半導体デバイス。
  6. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項２に記載のフリップチップ半導体デバイス。
  7. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項３に記載のフリップチップ半導体デバイス。
  8. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項４に記載のフリップチップ半導体デバイス。
  9. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも厚いことを特徴とする請求項２に記載のフリップチップ半導体デバイス。
  10. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも厚いことを特徴とする請求項４に記載のフリップチップ半導体デバイス。
  11. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも厚いことを特徴とする請求項６に記載のフリップチップ半導体デバイス。
  12. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも厚いことを特徴とする請求項８に記載のフリップチップ半導体デバイス。
  13. 複数のコンタクトバンプが前記第１および第２のメタライズド層のそれぞれに接続され、前記第１のメタライズド層に接続された前記複数のコンタクトバンプは第１の直線状列に沿って並べられ、前記第２のメタライズド層に接続された前記複数のコンタクトバンプは第２の直線状列に沿って並べられていることを特徴とする請求項５に記載のフリップチップ半導体デバイス。
  14. 前記第１および第２の直線状列は、互いに平行であることを特徴とする請求項１３に記載のフリップチップ半導体デバイス。
  15. 複数のコンタクトバンプが前記第１および第２のメタライズド層のそれぞれに接続され、前記第１のメタライズド層に接続された前記複数のコンタクトバンプは第１の直線状列に沿って並べられ、前記第２のメタライズド層に接続された前記複数のコンタクトバンプは第２の直線状列に沿って並べられていることを特徴とする請求項６に記載のフリップチップ半導体デバイス。
  16. 前記第１および第２の列は、互いに平行であることを特徴とする請求項１５に記載のフリップチップ半導体デバイス。
  17. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１３に記載のフリップチップ半導体デバイス。
  18. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１４に記載のフリップチップ半導体デバイス。
  19. ゲート電極を構成するトレンチを有し、互いに平行な第１および第２の主面を有するシリコンダイを備えたフリップチップ半導体デバイスであって、前記シリコンダイは、
    一方の伝導性の基板と、
    該基板上に設けられた一方の伝導性のエピタキシャル形成層と、
    該エピタキシャル形成層に形成された他方の伝導性のチャネル拡散層と、
    該チャネル拡散層上に形成された複数のソース領域と、
    前記第１の主面上に形成され、互いに絶縁され、横方向に間隔を置いて配置される同一平面上に設けられ、ソース電極を構成する第１のメタライズド層およびドレイン電極を構成する第２のメタライズド層と、
    前記第２のメタライズ層から前記エピタキシャル形成層に延びている伝導体と、
    前記第１および第２のメタライズド層のそれぞれに接続される複数のコンタクトバンプと
    を有し、前記第１のメタライズド層に接続される前記複数のコンタクトバンプは第１の直線状列に沿って並べられ、前記第２のメタライズド層に接続される前記複数のコンタクトバンプは第２の直線状列に沿って並べられており、前記第１のメタライズド層が前記ソース領域と電気的に接続され、前記第２のメタライズド層が、前記エピタキシャル形成層に延びている前記伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続されていることを特徴とするフリップチップ半導体デバイス。
  20. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１９に記載のフリップチップ半導体デバイス。
  21. 底部メタライズド層が前記第２の主面に広がることを特徴とする請求項１９に記載のフリップチップ半導体デバイス。
  22. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも厚いことを特徴とする請求項１９に記載のフリップチップ半導体デバイス。
  23. 前記第１および第２の直線状列は、互いに平行であることを特徴とする請求項１９に記載のフリップチップ半導体デバイス。
  24. 前記シリコンダイは、所定の長さと所定の幅とによって構成される面積を有する長方形ダイであって、前記長さは前記幅よりも大きく、前記第１および第２のバンプ列は互いに平行で、前記シリコンダイの対角線の周りで対称であることを特徴とする請求項１９に記載のフリップチップ半導体デバイス。
  25. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項２４に記載のフリップチップ半導体デバイス。
  26. 前記シリコンダイは、所定の長さと所定の幅とによって画定される面積を有する長方形ダイであって、前記長さは前記幅よりも大きく、前記第１および第２のバンプ列は互いに平行で、前記シリコンダイの対角線の周りで対称であることを特徴とする請求項２１に記載のフリップチップ半導体デバイス。
  27. 前記第２の主面に広がる底部メタライズド層をさらに備えることを特徴とする請求項１９に記載のフリップチップ半導体デバイス。
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