JP6598037B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、特には、ＣＳＰ（チップサイズパッケージ）型の半導体装置に関する。
従来、チップサイズと同等かわずかに大きいパッケージで構成されたＣＳＰ型の半導体装置が実用化されている。ＣＳＰ型の半導体装置は、高密度実装に優れ、セットの小型化及び軽量化に貢献するものである（例えば、特許文献１、２を参照）。
特開２０００−５８８２９号公報 特開２００２−３６８２１８号公報
しかしながら、従来のＣＳＰ型の半導体装置では、装置の小ささのために、例えば、パッドの接続抵抗の低減、異電位パッド間のショート防止、プリント配線基板への安定的な取り付けなど、電気特性や実装の信頼性の面で改善の余地がある。
そこで、本開示は、前記の問題を解決するため、電気特性及び実装の信頼性に優れたＣＳＰ型の半導体装置を提供することを目的とする。
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成され、前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲートパッドと４つ以上の第１ソースパッドとを有し、前記第１ゲートパッドの各々は、上面視で、４つ以上の前記第１ソースパッドで取り囲まれ、前記第１ゲートパッドと前記第１ソースパッドとの任意の組み合わせについて、前記第１ゲートパッドと前記第１ソースパッドとの最近接点同士が上面視で前記半導体装置の辺に対して傾いた第１直線上にあり、前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲートパッドと４つ以上の第２ソースパッドとを有し、前記第２ゲートパッドの各々は、上面視で、４つ以上の前記第２ソースパッドで取り囲まれ、前記第２ゲートパッドと前記第２ソースパッドとの任意の組み合わせについて、前記第２ゲートパッドと前記第２ソースパッドとの最近接点同士が上面視で前記半導体装置の辺に対して傾いた第２直線上にあり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられ、前記第１ゲートパッドの各々、前記第１ソースパッドの各々、前記第２ゲートパッドの各々、および前記第２ソースパッドの各々は、前記半導体装置の外観に露出したものである。
この構成によれば、前記第１ソースパッドと前記第１ゲートパッドとの最近接点同士および前記第２ソースパッドと前記第２ゲートパッドとの最近接点同士が、チップ辺に対して傾いた直線上に配置される。そのため、最近接点同士がチップ辺と平行な直線上にある配置と比べて、パッドの大きさが同じであればパッド間の距離を離すことができ、パッド同士のショートを防止できる。また、パッド間の距離が同じであればパッドの面積を増やすことができ、パッドの接続抵抗を低減できる。すなわち、この構成によれば、電気特性（パッドの接続抵抗の低減）と実装の信頼性（異電位パッド間でのショート防止）とのトレードオフを改善することができる。
本開示に係る半導体装置によれば、電気特性及び実装の信頼性に優れたＣＳＰ型の半導体装置が提供できる。
図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。 図２は、第１の実施形態に係る双方向トランジスタの構成の一例を示す断面図である。 図３は、第１の実施形態に係る双方向トランジスタの構成の一例を示す斜視図である。 図４Ａは、第１の実施形態に係る双方向トランジスタの使用例を示す回路図である。 図４Ｂは、比較例に係る単方向トランジスタの使用例を示す回路図である。 図４Ｃは、第１の実施形態に係る双方向トランジスタの使用例を示す回路図である。 図５は、第１の実施形態に係るパッド配置の一例を示す上面図である。 図６Ａは、比較例に係るパッド配置の一例を示す上面図である。 図６Ｂは、比較例に係るパッド配置の一例を示す上面図である。 図６Ｃは、比較例に係るパッド配置の一例を示す上面図である。 図７は、第１の実施形態に係るパッド配置の効果を説明する平面図である。 図８Ａは、比較例に係る双方向トランジスタにおける電流分布の一例を示す図である。 図８Ｂは、比較例に係る双方向トランジスタにおける電流分布の一例を示す図である。 図８Ｃは、第１の実施形態に係る双方向トランジスタにおける電流分布の一例を示す図である。 図９Ａは、第２の実施形態に係るパッド配置の一例を示す上面図である。 図９Ｂは、第２の実施形態に係るパッド配置の一例を示す上面図である。 図９Ｃは、第２の実施形態に係るパッド配置の一例を示す上面図である。 図１０Ａは、第２の実施形態に係るパッド配置の一例を示す上面図である。 図１０Ｂは、第２の実施形態に係るパッド配置の一例を示す上面図である。 図１０Ｃは、第２の実施形態に係るパッド配置の一例を示す上面図である。 図１１は、パッドサイズとボイド面積比との関係の一例を示すグラフである。 図１２は、はんだペーストの好適な施工条件の一例を示すグラフである。 図１３Ａは、変形例に係るパッド配置の一例を示す上面図である。 図１３Ｂは、変形例に係るパッド配置の一例を示す上面図である。 図１３Ｃは、変形例に係るパッド配置の一例を示す上面図である。 図１３Ｄは、変形例に係るパッド配置の一例を示す上面図である。 図１４は、ソースパッドの離間距離とオン抵抗との関係の一例を示すグラフである。 図１５Ａは、パッド位置によりオン抵抗が変動するメカニズムを説明する図である。 図１５Ｂは、パッド位置によりオン抵抗が変動するメカニズムを説明する図である。 図１６Ａは、第３の実施の形態に係るパッド配置の一例を示す上面図である。 図１６Ｂは、第３の実施の形態に係るパッド配置の一例を示す上面図である。 図１７Ａは、第３の実施の形態に係るパッド配置の一例を示す上面図である。 図１７Ｂは、第３の実施の形態に係るパッド配置の一例を示す上面図である。 図１８は、双方向トランジスタの外形のアスペクト比とオン抵抗との関係の一例を示すグラフである。
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成され、前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲートパッドと４つ以上の第１ソースパッドとを有し、前記第１ゲートパッドの各々は、上面視で、４つ以上の前記第１ソースパッドで取り囲まれ、前記第１ゲートパッドと前記第１ソースパッドとの任意の組み合わせについて、前記第１ゲートパッドと前記第１ソースパッドとの最近接点同士が上面視で前記半導体装置の辺に対して傾いた第１直線上にあり、前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲートパッドと４つ以上の第２ソースパッドとを有し、前記第２ゲートパッドの各々は、上面視で、４つ以上の前記第２ソースパッドで取り囲まれ、前記第２ゲートパッドと前記第２ソースパッドとの任意の組み合わせについて、前記第２ゲートパッドと前記第２ソースパッドとの最近接点同士が上面視で前記半導体装置の辺に対して傾いた第２直線上にあり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられ、前記第１ゲートパッドの各々、前記第１ソースパッドの各々、前記第２ゲートパッドの各々、および前記第２ソースパッドの各々は、前記半導体装置の外観に露出したものである。
この構成によれば、前記第１ソースパッドと前記第１ゲートパッドとの最近接点同士および前記第２ソースパッドと前記第２ゲートパッドとの最近接点同士が、チップ辺に対して傾いた直線上に配置される。そのため、最近接点同士がチップ辺と平行な直線上にある配置と比べて、パッドの大きさが同じであればパッド間の距離を離すことができ、パッド同士のショートを防止できる。また、パッド間の距離が同じであればパッドの面積を増やすことができ、パッドの接続抵抗を低減できる。すなわち、この構成によれば、電気特性（パッドの接続抵抗の低減）と実装の信頼性（異電位パッド間でのショート防止）とのトレードオフを改善することができる。
また、前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、幅が一定値以下の帯状領域内に設けられてもよい。
この構成によれば、前記パッドの幅が前記一定値以下に制限されるので、前記半導体装置を実装する際に導電性接合材料（例えば、はんだなど）が前記パッドの全体に容易に広がることができ、当該導電性接合部材にボイドが生じにくくなる。つまり、ボイドの抑制により、実装の信頼性が向上する。
また、前記一定値が２５０μｍであってもよい。
この構成によれば、本発明者らによる具体的な実験の結果に基づいて、ボイドを抑制するための前記幅の上限値が規定される。
また、前記第１ゲートパッドの各々、前記第１ソースパッドの各々、前記第２ゲートパッドの各々、および前記第２ソースパッドの各々は、上面視で、１７０μｍ以上かつ２５０μｍ以下の幅を有してもよい。
この構成によれば、過度に細いパターンではんだペーストをステンシル印刷する場合に生じるはんだペースト残り（はんだペーストが型板に残ってしまい、基板に付かない不具合）の懸念が軽減される。特に、前記パッドの幅の下限値を１７０μｍで規定することは、本発明者らによる具体的な実験の結果に基づいて、厚さが８０μｍの標準的な型板を用いた場合のはんだペースト残りを回避するために有効である。
また、上面視において、前記第１ゲートパッドの各々の周囲の４つの各象限に、２つ以上の前記第１ソースパッドが設けられ、前記第２ゲートパッドの各々の周囲の４つの各象限に、２つ以上の前記第２ソースパッドが設けられてもよい。また、上面視において、前記第１ゲートパッドの各々の周囲の４つの各象限に、各々の面積が前記第１ゲートパッドの面積よりも大きい１つ以上の前記第１ソースパッドが設けられ、前記第２ゲートパッドの各々の周囲の４つの各象限に、各々の面積が前記第２ゲートパッドの面積よりも大きい１つ以上の前記第２ソースパッドが設けられてもよい。
これらの構成によれば、前記第１ソースパッドと前記第１ゲートパッドとを同じ面積で同数設け、かつ前記第２ソースパッドと前記第２ゲートパッドとを同じ面積で同数設ける場合と比べて、主電流の経路の抵抗を制御信号の経路の抵抗よりも小さくできる。これにより、例えば、前記半導体装置が双方向トランジスタである場合、当該双方向トランジスタのオン抵抗を低減できる。
また、前記第１ソースパッドの各々および第２ソースパッドの各々は、上面視で、前記第１領域と前記第２領域との境界に直交する方向に長い長尺形状に設けられてもよい。
この構成によれば、前記第１および第２ソースパッドの長手方向をチップの短辺方向に向ける場合に、前記第１および第２ソースパッドの長手方向をチップの長辺方向に向ける場合と比べて、アンダーフィルの施工性が向上する。具体的には、アンダーフィル材を流す距離が短縮することで、アンダーフィル材の充填性が向上する。
また、前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、前記第１領域と前記第２領域との境界に平行な方向に長い長尺形状に設けられてもよい。
ここで、長さ（長手方向の寸法）は任意で、幅（短手方向の寸法）に上限がある（例えば、前述したボイドの防止など）前記第１および第２ソースパッドを用いて、前記半導体装置の長辺方向の長さで駆動能力が規定されるトランジスタを構成することを考える。
このとき、前記第１および第２ソースパッドの短手方向を前記半導体装置の長辺方向に向ける構成によれば、所望の駆動能力を得るために、前記第１および第２ソースパッドの幅に応じた複数の前記第１および第２ソースパッドを並べて配置する必要がある。この場合、得られる駆動能力が離散的になり、任意の駆動能力を得るためにパッドの形状や配置の調整が必要になる。
これに対し、前述の構成によれば、前記第１および第２ソースパッドの長手方向をチップの長辺方向に向けることで、前記第１および第２ソースパッドを前記半導体装置の長辺方向に任意の長さで配置することができる。これにより、トランジスタの駆動能力を任意の連続量で設計することが可能になり、設計の合理化に役立つ。
また、前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、前記第１活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域および他端領域の各々に、２つ以上の前記第１ソースパッドが設けられ、前記第２活性領域の、前記境界に直交する前記方向での一端領域および他端領域の各々に、２つ以上の前記第２ソースパッドが設けられてもよい。
この構成によれば、前記第１および第２活性領域を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、前記第１活性領域を、前記第１領域と前記第２領域との境界に直交する方向に２以上の整数個に分割した領域の各々に、２つ以上の前記第１ソースパッドが設けられ、前記第２活性領域を、前記境界に直交する前記方向に２以上の整数個に分割した領域の各々に、２つ以上の前記第２ソースパッドが設けられてもよい。
この構成によれば、前記第１および第２活性領域を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除したアスペクト比が、１より大きくてもよい。
この構成によれば、前記第１金属酸化物半導体トランジスタと前記第２金属酸化物半導体トランジスタとを流れる電流の経路が、より広くかつより短くなるので、オン抵抗の低減に役立つ。
以下、本開示に係る半導体装置について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（第１の実施形態）
第１の実施形態に係る半導体装置は、ＣＳＰ型の半導体装置であって、当該半導体装置を２分した第１領域と第２領域とに、第１半導体装置と第２半導体装置とをそれぞれ備えるものである。前記第１半導体装置と前記第２半導体装置とは、電気特性及び実装の信頼性を向上するための後述する配置位置に、それぞれ複数のパッドを有している。
図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。図１に示すように、半導体装置１は、半導体装置１を２分した第１領域と第２領域とに、それぞれ金属酸化物半導体で構成されるトランジスタ１０とトランジスタ２０とを備える。
トランジスタ１０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソースパッド１１、およびゲート電位に接続されるゲートパッド１２を有している。ここで、ソースパッド１１およびゲートパッド１２は、それぞれ第１ソースパッドおよび第１ゲートパッドの一例である。ソースパッド１１は、トランジスタ１０の主電流であるソース電流の経路に設けられ、ゲートパッド１２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
トランジスタ２０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソースパッド２１、およびゲート電位に接続されるゲートパッド２２を有している。ここで、ソースパッド２１およびゲートパッド２２は、それぞれ第２ソースパッドおよび第２ゲートパッドの一例である。ソースパッド２１は、トランジスタ２０の主電流であるソース電流の経路に設けられ、ゲートパッド２２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
トランジスタ１０のドレインとトランジスタ２０のドレインとは、ソースパッド１１、２１及びゲートパッド１２、２２の反対主面に設けられた導体（図示せず）で接続されている。
ここで、ソースパッド１１、２１及びゲートパッド１２、２２は、端子、電極又はランドなどとも称される導体であり、半導体装置１の外観に露出し、はんだ付けなどによる主基板との電気的な接続及び機械的な固定に用いられる導体を意図している。トランジスタ１０、２０には、それぞれのソース電位及びゲート電位以外の電位に接続されるパッドは設けられていない。
図２は、半導体装置１の構成の一例を示す断面図であり、図１のＩＩ−ＩＩ断面を示している。図２に示すように、半導体装置１は、金属酸化物半導体で構成された基板に、ドレイン領域３２及び電流制御領域１８、２８を形成し、ゲート導体１５、２５及びゲート絶縁膜１６、２６を埋め込み、ソース領域１４、２４を形成して構成されている。電流制御領域１８、２８は、ドレイン領域３２によって分離されている。ゲート導体１５、２５は、図外の断面において図１のゲートパッド１２、２２にそれぞれ接続されている。また、ドレイン領域３２に接続するドレイン導体３１が設けられている。
電流制御領域１８、２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通してソース領域１４、２４に接続するソース導体１３、２３が設けられている。層間絶縁層３４及びソース導体１３、２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース導体１３、２３にそれぞれ接続するソースパッド１１、２１が設けられている。
ゲート導体１５、２５に印加される電位に応じて、電流制御領域１８、２８のゲート絶縁膜１６、２６の近傍にチャネルが形成され、トランジスタ１０、２０が導通する。以下では、トランジスタ１０、２０のチャネルが形成される領域を、それぞれ活性領域１９、２９と称する。ここで、活性領域１９および活性領域２９は、それぞれ、第１活性領域および第２活性領域の一例である。
図３は、活性領域１９の詳細な構成の一例を示す斜視図である。図３では、ボディコンタクト１７を示している。ボディコンタクト１７とソース領域１４との接合により、ボディダイオードが形成される。活性領域２９においても同様のボディダイオードが形成される。
このような構成により、半導体装置１は、双方向トランジスタとして機能する。以下では、半導体装置１で構成される双方向トランジスタを、同じ符号を用いて、双方向トランジスタ１として参照する。
図４Ａは、双方向トランジスタ１の充放電回路への応用例を示す回路図である。図４Ａの応用例において、双方向トランジスタ１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電及び負荷４から電池３への充電を制御する。
図４Ｂは、同様の応用例を、単方向のトランジスタ１０のみで構成した場合の回路図である。図４Ｂでは、放電電流はトランジスタ１０をオフ状態にすることで停止できるが、充電電流はトランジスタ１０をオフ状態にしても前述したボディダイオードを順方向に流れるために停止することができない。そこで、放電及び充電の何れの方向にも完全な電流遮断を可能とするために、双方向トランジスタが必要となる。
図４Ｃは、再び、図４Ａの応用例を示す回路図である。図４Ｃに示すように、放電電流は、トランジスタ１０をオフ状態にすることにより遮断され、充電電流は、トランジスタ２０をオフ状態にすることにより遮断される。
以下では、双方向トランジスタ１における、ソースパッド１１、２１及びゲートパッド１２、２２の配置位置について、詳細に説明する。
図５は、双方向トランジスタ１のパッド配置の一例を示す上面図である。図５に示すように、トランジスタ１０には、４つのソースパッド１１と、１つのゲートパッド１２とが設けられている。トランジスタ１０では、ソースパッド１１とゲートパッド１２との任意の組み合わせについて、ソースパッド１１とゲートパッド１２との最近接点４３同士がチップ辺４１、４２に対して傾いた直線４４上にある。つまり、ソースパッド１１とゲートパッド１２とが、斜めに配置される。
トランジスタ２０についても同様に、４つのソースパッド２１と、１つのゲートパッド２２とが設けられている。トランジスタ２０では、ソースパッド２１とゲートパッド２２との任意の組み合わせについて、ソースパッド２１とゲートパッド２２との最近接点４３同士がチップ辺４１、４２に対して傾いた直線４４上にある。つまり、ソースパッド２１とゲートパッド２２とが、斜めに配置される。
このようなソースパッド１１、２１及びゲートパッド１２、２２の配置位置で得られる効果について、比較例との対比に基づいて説明する。
図６Ａは、比較例に係るパッド配置の一例を示す上面図である。図６Ａでは、双方向トランジスタ７のソースパッド７１及びゲートパッド７２として、本発明者らが初期に検討したパッドの配置位置を示している。双方向トランジスタ７では、ソースパッド７１及びゲートパッド７２がチップ辺と平行な直線上に配置されている。
双方向トランジスタ７に対し、オン抵抗を低減すべく、ソースパッド７１の面積を増加させることを考える。
図６Ｂは、比較例に係るパッド配置の一例を示す上面図である。図６Ｂの双方向トランジスタ８では、ソースパッド８１を長手方向に延長することにより面積を増加させている。この配置位置では、ソースパッド８１とゲートパッド８２との離間距離が短くなり、ソースパッド８１とゲートパッド８２との間のショートの懸念が増大する。
図６Ｃは、比較例に係るパッド配置の一例を示す上面図である。図６Ｃの双方向トランジスタ９では、ソースパッド９１を短手方向に延長することにより面積を増加させている。この配置位置では、ソースパッド９１とゲートパッド９２との離間距離は維持される反面、ソースパッド９１の幅が広くなり、ソースパッド９１をはんだ付けする際にボイドが生じ易くなる。
そこで、図５のように、ソースパッド１１とゲートパッド１２との最近接点４３同士をチップ辺４１、４２に対して傾いた直線４４上に配置することで、ソースパッド１１の面積を増加させつつショート懸念及びボイド懸念を緩和する。
図７は、図５の配置位置による効果を説明するための図である。図７には、比較のため、ゲートパッド１２との最近接点同士がチップ辺４１と平行な直線４４ａ上にあり、かつ距離Ａ離間して配置したソースパッド１１ａを示している。
これに対し、ソースパッド１１ｂを、ゲートパッド１２との最近接点同士がチップ辺４１、４２に対して傾いた直線４４ｂ上にくる位置に配置する。これにより、ソースパッド１１ａとソースパッド１１ｂとが同じ大きさであれば、チップ辺までのクリアランスを維持したまま、ソースパッド１１ｂをゲートパッド１２から距離Ａよりも長い距離Ｂ離すことができる。そのため、ソースパッド１１ｂでは、ソースパッド１１ａと比べてショートの防止効果が向上する。
また、ソースパッド１１ｃを、ゲートパッド１２との最近接点同士がチップ辺４１、４２に対して傾いた直線４４ｃ上にくる位置に配置する。これにより、ゲートパッド１２までの離間がソースパッド１１ａとソースパッド１１ｃとで同じ距離Ａであれば、チップ辺までのクリアランスを維持したまま、ソースパッド１１ｃをソースパッド１１ａよりも大きく設けることができる。そのため、ソースパッド１１ｃではソースパッド１１ａと比べて、オン抵抗を低減できる。
本発明者らは、オン抵抗の低減効果を、双方向トランジスタに流れる電流分布のシミュレーションに基づいて確認した。以下、当該シミュレーションの結果について説明する。
図８Ａ、図８Ｂ、図８Ｃは、それぞれ、双方向トランジスタ７のＶＩＩＩＡ−ＶＩＩＩＡ断面、双方向トランジスタ９のＶＩＩＩＢ−ＶＩＩＩＢ断面、及び双方向トランジスタ１のＶＩＩＩＣ−ＶＩＩＩＣ断面に流れる電流分布のシミュレーション結果を示す図である。図８Ａ、図８Ｂ、図８Ｃでは、断面の各部を、電流密度が大きいほど濃い色で表している。
図８Ｂの双方向トランジスタ９での電流密度は、ソースパッドを幅広に設けたことで、図８Ａの双方向トランジスタ７での電流密度よりも全体的に大きくなっている。また、図８Ｃの双方向トランジスタ１での電流密度は、双方向トランジスタ９の幅広のソースパッドの両端の対応位置に２つのソースパッドを配置したことで、図８Ｂの双方向トランジスタ９での電流密度と略同等の大きさになっている。また、図８Ａ及び図８Ｃの破線枠内の比較から、双方向トランジスタ１では、双方向トランジスタ７と比べて、周縁部まで大きな電流密度が得られる。
この結果から、双方向トランジスタ１のソースパッドの配置位置によれば、ソースパッドを幅広に設けた双方向トランジスタ９と略同等の電流密度の増加（つまりオン抵抗の低減）を、ボイドの懸念を増やすことなく達成できることが分かる。なお、ソースパッドの幅とボイドとの関係については、後ほど詳述する。
（第２の実施形態）
第１の実施形態では、双方向トランジスタ１の具体例を用いて、パッドの配置位置により半導体装置の電気特性及び実装の信頼性を向上する効果を説明したが、当該効果は、双方向トランジスタ１には限定されない。当該効果は、半導体装置の機能に関わらず、パッドの特徴的な配置位置によって達成されるため、双方向トランジスタ以外にも、単方向トランジスタやダイオードなどのＣＳＰ型の半導体装置で広く得ることができる。
従って、ＣＳＰ型の半導体装置であって、高々２種類の電位に接続される複数のパッドを備え、前記複数のパッドのうち、第１電位に接続される第１パッドと第２電位に接続される第２パッドとの任意の組み合わせについて、前記第１パッドと前記第２パッドとの最近接点同士がチップ辺に対して傾いた直線上にあるものは、本発明に含まれる。
第２の実施形態では、ＣＳＰ型の半導体装置に適用されるパッドの配置位置について、より詳細に説明する。
図９Ａ、図９Ｂ、図９Ｃは、半導体装置の第１パッド５１と第２パッド５２との配置例を示す上面図である。図９Ａ、図９Ｂ、図９Ｃに示すように、第１パッド５１と第２パッド５２との任意の組み合わせについて、第１パッド５１と第２パッド５２との最近接点同士がチップ辺に対して傾いた直線４４上にくる位置に配置される。第１パッド５１の個数及び第２パッド５２の個数は特には限定されない。図９Ｃのように、第２パッド５２が複数設けられていてもよい。
このような配置位置によれば、前述したように、第１パッド５１と第２パッド５２との最近接点同士がチップ辺と平行な直線上にある場合と比べて、第１パッド５１と第２パッド５２との離間距離を大きく取ることができ、ショート懸念を低減できる。また、第１パッド５１と第２パッド５２との離間距離を維持して、パッドをより大きく設けることができ、パッドの接続抵抗を低減できる。
また、第１パッド５１の各々は、上面視で、幅が一定値以下の帯状領域内に設けられていてもよい。
図１０Ａ、図１０Ｂ、図１０Ｃは、そのような半導体装置の第１パッド５１と第２パッド５２との配置例を示す上面図である。図１０Ａ、図１０Ｂ、図１０Ｃに示すように、第１パッド５１は、幅ｗの帯状領域４５内に設けられている。帯状領域４５の形状は特には限定されない。図１０Ｃのように、屈曲した形状であってもよく、また、蛇行した形状であってもよい。
このような配置位置によれば、第１パッド５１を長尺形状に設ける場合の短手方向の寸法を幅ｗ以下に抑制できるので、半導体装置を実装する際に第１パッド５１にボイドが生じにくくなる。
本発明者らは、独自の実験により、ボイドを抑制するために好適な幅ｗの上限値が２５０μｍであることを見出した。当該実験では、直径が２５０μｍ、３５０μｍ、４５０μｍの円形のパッドをそれぞれ所定数用意し、当該パッドに実際にはんだをリフローし、ボイドの発生状態を観察した。そして、パッドの面積に占めるボイドの面積の割合（以下、ボイド面積比）ごとにパッドの個数を集計した。
図１１は、直径が２５０μｍ、３５０μｍ、４５０μｍのパッドについて、ボイド面積比ごとのパッドの個数を示す度数分布グラフである。図１１に見られるように、パッドサイズが小さいほど、ボイド面積比の小さいパッドが出現し易く、直径が２５０μｍの円形のパッドでは、ほぼ全てのパッドで、ボイド面積比が１２％以下となった。
この結果から、実装の際に第１パッド５１で生じるボイドを抑制するために、第１パッド５１を幅２５０μｍ以下の帯状領域４５内に設けることが有効である。
なお、第１パッド５１の幅には好適な下限値も存在する。第１パッド５１が過度に細いと、はんだペーストをステンシル印刷で適切に印刷できないからである。
本発明者らは、独自の実験により、はんだペーストを適切に印刷するために好適な第１パッド５１の幅の下限値が１７０μｍであることを見出した。当該実験では、複数の厚さの型板にそれぞれ複数の直径の円形の開口を設け、当該複数の型板で実際にはんだペーストを印刷し、はんだペーストの印刷状態を観察した。そして、はんだペーストが型板に残ってしまい適切に印刷できない不具合（以下、はんだペースト残りと言う）の発生状況を確認した。
図１２は、はんだペースト残りの発生状況を表すグラフであり、横軸に開口径を表し、縦軸に開口の底面積で側面積を除した値（以下、面積比）を表している。はんだペースト残りは、開口径には依存せず、前記面積比が０．５以下のときに発生し易いことを確認した。図１２中の斜線は、厚さが８０μｍの標準的な型板を用いた場合の開口径と面積比との関係を表している。厚さが８０μｍの型板では、開口径が１７０μｍ以下になると、はんだペースト残りが発生しやすくなることが分かる。
この結果から、はんだペースト残りを回避するために、第１パッド５１の幅を１７０μｍ以上とすることが有効である。
以上、複数の具体例を用いて、パッドの配置位置により半導体装置の電気特性及び実装の信頼性が向上することを説明したが、当該効果は、前記具体例を適宜組み合わせ、また変更した変形例によっても得ることができる。
図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄは、変形例に係る半導体装置の第１パッド５１と第２パッド５２との配置例を示す上面図である。図１３Ａに示すように、縦長の第１パッド５１と横長の第１パッド５１とが混在してもよく、図１３Ｂに示すように、縦長の第１パッド５１と円形の第１パッド５１とが混在してもよい。また、図１３Ｃ、図１３Ｄに示すように、多数の円形の第１パッド５１を配置してもよい。これらのパッドの配置位置によっても、半導体装置の電気特性及び実装の信頼性を向上する効果が得られる。
また、複数の第１パッド５１が半導体装置の主電流の経路に設けられ、１以上の第２パッド５２が前記主電流の制御信号の経路に設けられていてもよく、また、１以上の第１パッド５１が半導体装置の主電流の経路に設けられ、１以上の第２パッド５２が前記主電流の制御信号の経路に設けられており、第１パッド５１の面積（合計値）は第２パッド５２の面積よりも大きくてもよい。ここで、トランジスタの例によれば、主電流はソース電流であり、制御信号はゲート信号であってもよい。つまり、第１パッド５１はソースパッドであり、第２パッド５２はゲートパッドであってもよい。
これらの構成によれば、第１パッド５１と第２パッド５２とを同じ面積で同数設ける場合と比べて、前記主電流の経路の抵抗を前記制御信号の経路の抵抗よりも小さくできる。これにより、前記制御信号の経路よりも大きな電流を扱うことが想定される前記主電流の経路の抵抗を最適化することができる。これらの構成は、例えば、前記半導体装置がトランジスタである場合、当該トランジスタのオン抵抗を低減するために適している。前記半導体装置が双方向トランジスタである場合は、上述したパッドの配置位置を、双方向トランジスタを構成する２つのトランジスタの各々に適用してもよい。
（第３の実施形態）
第３の実施形態では、双方向トランジスタのオン抵抗を低減するための、ソースパッドと活性領域との好適な位置関係について説明する。
本発明者らは、第１の実施形態で比較例として示した双方向トランジスタ７についてシミュレーションを行い、トランジスタの並び方向におけるソースパッドの離間距離とオン抵抗との関係を求めた。ここで、トランジスタの並び方向とは、トランジスタが設けられている領域の境界に直交する方向である。
図１４は、ソースパッドの幅ｗを２５０μｍ及び３５０μｍとした場合のシミュレーションの結果を示すグラフであり、双方向トランジスタ７に含まれる２つのトランジスタのソースパッドの離間距離ｄと双方向トランジスタ７のオン抵抗との関係の一例を示している。
図１４では、双方向トランジスタ７の各トランジスタの活性領域を、説明の便宜上、双方向トランジスタ１と同じ符号を用いて、活性領域１９、２９と表記している。ソースパッドの幅ｗが２５０μｍ及び３５０μｍの何れの場合も、ソースパッドの離間距離ｄが１５０μｍのとき、各トランジスタのソースパッドは、トランジスタの並び方向で、活性領域の中央に位置している。ソースパッドの離間距離ｄが１５０μｍよりも小さければ、各トランジスタのソースパッドは活性領域の中央よりも内側、つまり他方のトランジスタに近い側に位置し、ソースパッドの離間距離ｄが１５０μｍよりも大きければ、各トランジスタのソースパッドは活性領域の中央よりも外側、つまり他方のトランジスタから遠い側に位置する。
図１４に見られるように、オン抵抗は、ソースパッドの離間距離ｄが１５０μｍのとき極小となる。つまり、各トランジスタのソースパッドが、トランジスタの並び方向で、活性領域の中央に配置されるとき、オン抵抗が極小となる。この結果は、次のように説明される。
図１５Ａ、図１５Ｂは、図１４に示す双方向トランジスタ７のＸＶ−ＸＶ断面における電流経路を示す図であり、模式的に、線の太さで電流の大きさを表している。図１５Ａ、図１５Ｂでは、双方向トランジスタ７の各トランジスタのソースパッドを、説明の便宜上、双方向トランジスタ１と同じ符号を用いて、ソースパッド１１、２１と表記している。
図１５Ａ、図１５Ｂに示すように、ソースパッド１１、２１の直下の電流経路に最大量の電流が流れ、ソースパッド１１、２１から遠い電流経路ほど大きい抵抗のために電流量は減少すると考えられる。そのため、ソースパッドを活性領域１９、２９の中央に配置したときに、活性領域１９、２９に流れる電流量の合計が最大（つまり、オン抵抗が最小）となる。
この知見に基づき、第１の実施形態に係る双方向トランジスタ１のソースパッド１１、２１を、活性領域１９、２９に対して以下に説明する位置で配置する。
図１６Ａは、双方向トランジスタ１のソースパッド１１、２１、ゲートパッド１２、２２、及び活性領域１９、２９の配置の一例を示す上面図である。図１６Ａのパッド配置は、図５で示したパッド配置に対応している。図１６Ａに示すように、活性領域１９、２９の、トランジスタ１０、２０の並び方向での一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソースパッド１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂとは、活性領域１９、２９から、トランジスタ１０、２０の並び方向で、ゲートパッド１２と重複する領域を除外した部分であってもよい。
また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに設けられるソースパッド１１、２１の個数は１個でもよく３個以上でもよい。
図１６Ｂは、双方向トランジスタ１のパッド配置の他の一例を示す上面図である。図１６Ｂでは、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソースパッド１１、２１が１つずつ設けられている。
このようなソースパッド１１、２１の配置位置によれば、活性領域１９、２９を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、活性領域を有効に利用するために、ソースパッド１１、２１を次のように配置してもよい。
図１７Ａは、双方向トランジスタ１のパッド配置の一例を示す上面図である。図１７Ａに示すように、活性領域１９、２９を、トランジスタ１０、２０の並び方向にＮ分割（Ｎは２以上の整数、図示例では４分割）した分割領域１９ｃ、２９ｃのそれぞれに、ソースパッド１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。
また、分割領域１９ｃ、２９ｃのそれぞれに設けられるソースパッド１１、２１の個数は１個でもよく３個以上でもよい。
図１７Ｂは、双方向トランジスタ１のパッド配置の他の一例を示す上面図である。図１７Ｂでは、分割領域１９ｃ、２９ｃのそれぞれに、ソースパッド１１、２１が１つずつ設けられている。
このようなソースパッド１１、２１の配置位置によれば、活性領域１９、２９を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。
（第４の実施形態）
第４の実施形態では、双方向トランジスタのオン抵抗を低減するために有効なチップ形状について説明する。
本発明者らは、第１の実施形態で比較例として示した双方向トランジスタ７についてシミュレーションを行い、双方向トランジスタ７のチップ形状とオン抵抗との関係を求めた。
図１８は、シミュレーションの結果を示すグラフであり、双方向トランジスタ７のチップ形状のアスペクト比とオン抵抗との関係の一例を示している。ここでアスペクト比とは、双方向トランジスタ７の、各トランジスタが配置された第１領域と第２領域との境界と平行な方向の寸法ｘを、前記境界と垂直な方向の寸法ｙで除した値である。
図１８に見られるように、チップ形状のアスペクト比が大きいほど、２つのトランジスタを流れる主電流の経路が、より広くかつより短くなるので、オン抵抗が小さくなる。
この結果から、双方向トランジスタ７のオン抵抗を低減するために、チップ形状のアスペクト比を１よりも大きくすること、つまり双方向トランジスタ７を、各トランジスタの並び方向に短い矩形のチップ形状とすることが有効である。
双方向トランジスタ７のこのようなチップ形状と、前述したパッドの配置位置とを組み合わせて、双方向トランジスタ１に適用することにより、オン抵抗を低減するためにより優れた双方向トランジスタ１が得られる。
以上、本発明の一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
本発明に係る半導体装置は、ＣＳＰ型の半導体装置として、双方向トランジスタ、単方向トランジスタ、ダイオードなどの各種の半導体装置に広く利用できる。
１、７、８、９ 半導体装置(双方向トランジスタ)
２ 制御ＩＣ
３ 電池
４ 負荷
１０、２０ トランジスタ
１１、１１ａ、１１ｂ、１１ｃ、２１、７１、８１、９１ ソースパッド
１２、２２、７２、８２、９２ ゲートパッド
１３、２３ ソース導体
１４、２４ ソース領域
１５、２５ ゲート導体
１６、２６ ゲート絶縁膜
１７ ボディコンタクト
１８、２８ 電流制御領域
１９、２９ 活性領域
１９ａ、２９ａ 活性領域の一端領域
１９ｂ、２９ｂ 活性領域の他端領域
１９ｃ、２９ｃ 活性領域の分割領域
３１ ドレイン導体
３２ ドレイン領域
３４ 層間絶縁層
３５ パッシベーション層
４１ チップ辺
４３ 最近接点
４４、４４ａ、４４ｂ、４４ｃ 直線
４５ 帯状領域
５１ 第１パッド
５２ 第２パッド

Claims (20)

  1. チップサイズパッケージ型の半導体装置であって、
    前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成され、
    前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲートパッドと４つ以上の第１ソースパッドとを有し、前記第１ゲートパッドの各々は、上面視で、４つ以上の前記第１ソースパッドで取り囲まれ、前記第１ゲートパッドと前記第１ソースパッドとの任意の組み合わせについて、前記第１ゲートパッドと前記第１ソースパッドとの最近接点同士が上面視で前記半導体装置の辺に対して傾いた第１直線上にあり、
    前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲートパッドと４つ以上の第２ソースパッドとを有し、前記第２ゲートパッドの各々は、上面視で、４つ以上の前記第２ソースパッドで取り囲まれ、前記第２ゲートパッドと前記第２ソースパッドとの任意の組み合わせについて、前記第２ゲートパッドと前記第２ソースパッドとの最近接点同士が上面視で前記半導体装置の辺に対して傾いた第２直線上にあり、
    前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられ、
    前記第１ゲートパッドの各々、前記第１ソースパッドの各々、前記第２ゲートパッドの各々、および前記第２ソースパッドの各々は、前記半導体装置の外観に露出した、
    半導体装置。
  2. 前記半導体装置は、前記第１ソースパッドと前記第２ソースパッドとの間で双方向に電流が流れる双方向トランジスタである、
    請求項１に記載の半導体装置。
  3. 前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、
    前記第１活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域および他端領域の各々に、２つ以上の前記第１ソースパッドが設けられ、
    前記第２活性領域の、前記境界に直交する前記方向での一端領域および他端領域の各々に、２つ以上の前記第２ソースパッドが設けられた、
    請求項２に記載の半導体装置。
  4. 前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、
    前記第１活性領域を、前記第１領域と前記第２領域との境界に直交する方向に２以上の整数に分割した領域の各々に、２つ以上の前記第１ソースパッドが設けられ、
    前記第２活性領域を、前記境界に直交する前記方向に２以上の整数に分割した領域の各々に、２つ以上の前記第２ソースパッドが設けられた、
    請求項２に記載の半導体装置。
  5. 前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界に直交する方向の寸法で除したアスペクト比が、１より大きい、
    請求項２に記載の半導体装置。
  6. 前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、幅が一定値以下の帯状領域内に設けられた、
    請求項２に記載の半導体装置。
  7. 前記一定値が２５０μｍである、
    請求項６に記載の半導体装置。
  8. 前記第１ゲートパッドの各々、前記第１ソースパッドの各々、前記第２ゲートパッドの各々、および前記第２ソースパッドの各々は、上面視で、１７０μｍ以上かつ２５０μｍ以下の幅を有する、
    請求項６に記載の半導体装置。
  9. 上面視において、前記第１ゲートパッドの各々の周囲の４つの各象限に、２つ以上の前記第１ソースパッドが設けられ、
    前記第２ゲートパッドの各々の周囲の４つの各象限に、２つ以上の前記第２ソースパッドが設けられた、
    請求項６に記載の半導体装置。
  10. 上面視において、前記第１ゲートパッドの各々の周囲の４つの各象限に、各々の面積が前記第１ゲートパッドの面積よりも大きい１つ以上の前記第１ソースパッドが設けられ、
    前記第２ゲートパッドの各々の周囲の４つの各象限に、各々の面積が前記第２ゲートパッドの面積よりも大きい１つ以上の前記第２ソースパッドが設けられた、
    請求項６に記載の半導体装置。
  11. 前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、前記第１領域と前記第２領域との境界に直交する方向に長い長尺形状に設けられた、
    請求項１０に記載の半導体装置。
  12. 前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、前記第１領域と前記第２領域との境界に平行な方向に長い長尺形状に設けられた、
    請求項１０に記載の半導体装置。
  13. 前記境界と平行な方向の寸法を、前記境界に直交する前記方向の寸法で除したアスペクト比が、１より大きい、
    請求項３または４に記載の半導体装置。
  14. 前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、幅が一定値以下の帯状領域内に設けられた、
    請求項３または４に記載の半導体装置。
  15. 前記一定値が２５０μｍである、
    請求項１４に記載の半導体装置。
  16. 前記第１ゲートパッドの各々、前記第１ソースパッドの各々、前記第２ゲートパッドの各々、および前記第２ソースパッドの各々は、上面視で、１７０μｍ以上かつ２５０μｍ以下の幅を有する、
    請求項１４に記載の半導体装置。
  17. 上面視において、前記第１ゲートパッドの各々の周囲の４つの各象限に、２つ以上の前記第１ソースパッドが設けられ、
    前記第２ゲートパッドの各々の周囲の４つの各象限に、２つ以上の前記第２ソースパッドが設けられた、
    請求項１４に記載の半導体装置。
  18. 上面視において、前記第１ゲートパッドの各々の周囲の４つの各象限に、各々の面積が前記第１ゲートパッドの面積よりも大きい１つ以上の前記第１ソースパッドが設けられ、
    前記第２ゲートパッドの各々の周囲の４つの各象限に、各々の面積が前記第２ゲートパッドの面積よりも大きい１つ以上の前記第２ソースパッドが設けられた、
    請求項１４に記載の半導体装置。
  19. 前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、前記境界に直交する前記方向に長い長尺形状に設けられた、
    請求項１８に記載の半導体装置。
  20. 前記第１ソースパッドの各々および前記第２ソースパッドの各々は、上面視で、前記境界に平行な方向に長い長尺形状に設けられた、
    請求項１８に記載の半導体装置。
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