JP5910456B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、詳しくはパッドとバスバーとの接続構造を有する半導体装置に関する。
近年、環境問題に配慮して、高効率で省エネルギーに対応した電力用半導体装置の必要性が高まっている。電力用半導体装置は、大電流をスイッチング制御し、動作電流として大電流を流す必要から、銅製の導板（バスバー）と半導体素子の電極とを半田を用いて接合している。例えば、図６に示すように、電力用半導体装置５１は、ＩＧＢＴ５２のエミッタ電極やダイオード５３のアノード電極と、導体（バスバー）５４とを接続する場合、導体５４に複数の貫通孔５５を形成するとともに、複数の貫通孔５５の間にスリット５６を設けている。そして、スリット５６によって隣り合う半田５７が繋がることなく、貫通孔５５を満たす半田５７を介して電極と導体５４とを接続する構造が提案されている（特許文献１参照）。
ＩＧＢＴ等の半導体素子では、表面電極が複数の長方形のパッドに分かれる場合が多い。その理由としては、パッドにＮｉメッキを行う際やメッキに半田付けを行う際に例えばシリコンの線膨張係数とメッキの線膨張係数との違いによってＩＧＢＴに反りが生じるのを抑制、防止することがある。パッドは半田を供給するための貫通孔が設けられたバスバーに半田で接合される。このとき、シリンジからパッドに半田を供給する際に、シリンジから滴下される溶融半田がバスバーの貫通孔を通ることができるためには、貫通孔は半田滴下時の半田の膨らみを考慮した一定以上の大きさ（例えばφ２ｍｍ）が必要である。
特許第４６４０３４５号公報
特許文献１には、導体（バスバー）５４に複数の貫通孔５５を設けて電極と接続する構成は開示されているが、複数のパッドに分かれた電極とバスバーとを接続する構成については開示されていない。
複数のパッドに分かれた電極とバスバーとを接続する場合、ＩＧＢＴ等の半導体素子では複数のパッドと直交する仮想線上に複数の半田滴下位置を設けると隣り合う半田滴下位置の距離が狭くなり、滴下半田が膨らむことによって隣り合う滴下半田が繋がって確実に接合できないという問題がある。また、ＩＧＢＴ等の半導体素子では複数のパッドと直交する仮想線上に複数の半田滴下位置を設けるとバスバーにおける隣り合う貫通孔の間が狭くなり、隣り合う貫通孔の間にスリットを設けることは難しく、スリットを設けるためにはパッドの間隔が広くなるようにパッドの配置を変更する必要があり、半導体素子が大きくなるという問題がある。
本発明は、前記の問題に鑑みてなされたものであって、その目的は複数のパッドを有する半導体素子が大型化することを抑制し、複数のパッドに分かれた電極とバスバーとを確実に半田接続することができる。
前記の目的を達成するため、請求項１に記載の発明は、複数のパッドに対して、複数の半田注入部を有するバスバーが複数の前記半田注入部を介して滴下された溶融半田によって接合されたパッドとバスバーとの接続構造を有する半導体装置である。そして、隣り合う前記半田注入部は、複数の前記パッドと直交する仮想線からの位置が互いに異なるように形成されている。ここで、「半田注入部」とは、貫通孔や切り欠き等、バスバーの下側に位置するパッドに対して溶融半田を滴下可能な開口部を意味する。
この発明では、隣り合うパッドと対向するように形成された半田注入部の配置は従来と異なり、パッドの長手方向と直交する直線上に位置する配置ではなく、複数のパッドと直交する仮想線からの位置が互いに異なるように配置されている。そのため、隣り合う半田注入部の間隔が、半田注入部が複数のパッドと直交する仮想線からの位置が互いに等しく配置された場合に比べて大きくなり、パッドの間隔が従来に比べて狭くても、溶融状態の半田を半田注入部からパッドに滴下する際、隣のパッドに滴下された溶融状態の半田と繋がることが防止される。したがって、複数のパッドを有する半導体素子が大型化することを抑制し、複数のパッドに分かれた電極とバスバーとを確実に半田接続することができる。
請求項２に記載の発明は、請求項１に記載の発明において、前記半田注入部は互い違いに配置されている。３つ以上のパッドが並設されている場合、半田注入部を互い違いに配置した場合と、全ての半田注入部を前記仮想線に対して斜めの方向に延びる直線上に配置した場合とを比べると、後者の場合、間隔が広くなった分が積算される。したがって、この発明では、全ての半田注入部を前記仮想線に対して斜めの方向に延びる直線上に配置する場合に比べて、並設されるパッドの長さを短くすることができる。
請求項３に記載の発明は、請求項１に記載の発明において、前記パッドは３つ以上設けられ、少なくとも隣り合う３つの半田注入部は前記仮想線に対して斜めの方向に延びる直線上に配置されている。この発明では、複数の吐出口を有するノズルにより半田を滴下する際、半田注入部が互い違いに配置された場合に比べて、ノズルの吐出口の配置が簡単になる。
請求項４に記載の発明は、請求項１〜請求項３のいずれか一項に記載の発明において、前記複数のパッドは１つの半導体素子の一面に設けられている。この発明では、半導体装置がＩＧＢＴ等の半導体素子を有する構成において、例えば、上面電極としてのエミッタ電極が複数に分かれたパッドで構成される場合に対応することができる。
本発明によれば、複数のパッドを有する半導体素子が大型化することを抑制し、複数のパッドに分かれた電極とバスバーとを確実に接続することができる。
（ａ）は一実施形態における半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線における断面図。 （ａ）はバスバーの斜視図、（ｂ）は半導体素子の平面図。 （ａ）は半導体素子のパッドにバスバーを半田接合する場合の部分模式断面図、（ｂ）は半溶融半田をパッドの異なる位置に滴下した場合の半田の拡がり状態を説明する模式図、（ｃ）は溶融半田の滴下時における隣り合う半田注入部の半田の状態を示す模式図。 （ａ），（ｂ）はそれぞれ別の実施形態における半田注入部の形状を示す平面図。 （ａ），（ｂ）はそれぞれ別の実施形態における半田注入部の形状を示す平面図。 従来技術を示す略平面図。
以下、本発明を具体化した一実施形態を図１〜図３にしたがって説明する。
図１（ａ），（ｂ）に示すように、半導体装置１０は、下部電極を兼ねたヒートスプレッダ１１上に半導体素子１２が半田１３を介して接合されている。この実施形態では半導体素子１２としてＩＧＢＴが使用されており、半導体素子１２はコレクタ電極（図示せず）が下面に位置する状態でヒートスプレッダ１１に接合されている。半導体素子１２の上面には半田１３を介して上部電極としてのバスバー１４が接合されている。半導体素子１２は上面に上面電極としてエミッタ電極としての複数のパッド１５及びゲート電極１６を有し、図１（ａ）に示すように、バスバー１４はゲート電極１６が露出した状態で、エミッタ電極、即ちパッド１５に接続されて半導体素子１２の上面に接合されている。即ち、複数のパッド１５は１つの半導体素子１２の一面（上面）に設けられている。
図１（ａ），（ｂ）及び図２（ｂ）に示すように、パッド１５は４つ設けられ、各パッド１５は互いに一端が揃うように並設されている。各パッド１５は長方形状に形成されている。
図１（ａ）及び図２（ａ）に示すように、バスバー１４は平面長方形状に形成されるとともに、その幅方向に沿って延びる半田注入部としての貫通孔１７を複数（この実施形態では４個）有する。貫通孔１７は幅がパッド１５の幅とほぼ同じで、長さがパッド１５の長さより短い長円状に形成されている。また、バスバー１４は、各貫通孔１７が各パッド１５と対応して延びる状態に、即ちバスバー１４の延びる方向がパッド１５の併設方向と平行になるようにパッド１５に接合されている。パッド１５の幅は、例えば、２ｍｍ程度である。
図１（ａ）に示すように、隣り合うパッド１５と対向するように形成された貫通孔１７は、パッド１５の一端（図１（ａ）において上端）からの距離が隣り合う貫通孔１７間で互いに異なるように形成されている。この実施形態では、貫通孔１７は互い違いに配置されている。即ち、隣り合う半田注入部（貫通孔１７）は、複数のパッド１５と直交する仮想線からの位置が互いに異なるように形成されている。
次に半導体装置１０の製造方法を説明する。
先ず、ヒートスプレッダ１１の一方の面に半導体素子１２を、コレクタ電極を有するその下面において半田接合する。次に半導体素子１２の上面にバスバー１４を半田接合する。バスバー１４を半田接合する際は、バスバー１４の複数の貫通孔１７がエミッタ電極としての複数のパッド１５と対向するように、かつバスバー１４とパッド１５との間に所定の間隔（例えば、１ｍｍ程度）をあけて配置する。そして、溶融半田をシリンジのノズルから各貫通孔１７に順に滴下する。ノズルの口径は１ｍｍ程度である。
ノズルから滴下された溶融半田は、貫通孔１７を経てパッド１５の上面に接触した後、パッド１５の上面に沿って拡がり、貫通孔１７の内部にも拡がる。各貫通孔１７に供給される溶融状態の半田量は、半田１３がパッド１５の上面に拡がり、貫通孔１７の内部にも拡がる所定量である。
図３（ａ）に示すように、ノズル１８から滴下される溶融半田１３ａは、ノズル１８から出るとノズル１８の口径より大きく膨らむ。そして、貫通孔１７の壁面に触れずにパッド１５の上面の半田滴下位置１９（図３（ｂ）に図示）に接触し、パッド１５の上面に接触した溶融半田１３ａは、図３（ｂ）に矢印で示すように、パッド１５の表面に沿って拡がる。溶融半田１３ａは、パッド１５の表面に拡がった後、貫通孔１７の内部にも拡がる。そして、バスバー１４は各貫通孔１７の部分からパッド１５の表面に拡がった状態で固化した半田１３によりパッド１５に接続された状態で半導体素子１２の上面に接合される。
バスバー１４を複数の貫通孔１７が各パッド１５と対向する状態に配置して、各パッド１５の一端から各貫通孔１７までの距離が同じ場合、前に滴下した溶融半田１３ａがパッド１５の上面に沿って広く拡がる前に次のパッド１５に対して溶融半田１３ａが滴下される。その結果、図３（ｃ）に示すように、先に滴下された溶融半田１３ａが膨らんだ状態で、次のパッド１５に溶融半田１３ａが滴下されることになり、新たに滴下された溶融半田１３ａが隣のパッド１５上の溶融半田１３ａに接触して繋がる場合がある。この場合、新たに滴下された溶融半田１３ａは、先に隣のパッド１５に滴下された溶融半田１３ａに吸収されて隣のパッド１５上に拡がる状態になり、目的のパッド１５に対して適量の溶融半田１３ａが残らなくなる場合がある。しかし、この実施形態では、図３（ｂ）に示すように、隣り合うパッド１５に対する溶融半田１３ａの半田滴下位置１９は離れているため、各パッド１５に対する溶融半田１３ａの滴下時には、前に滴下された溶融半田１３ａが次に滴下される隣のパッド１５における溶融半田１３ａの滴下位置近傍まで拡がってはいない。そのため、前記のような問題は発生しない。
前記のように構成された半導体装置１０は、例えば、車載用のインバータの部品として使用される。インバータは、６個のＩＧＢＴと、各ＩＧＢＴのエミッタ−コレクタ間に逆並列に接続された６個のダイオードを備えるため、半導体装置１０をその構成部品として使用できる。
したがって、この実施形態によれば、以下に示す効果を得ることができる。
（１）半導体装置１０は、複数のパッド１５に対して、複数の半田注入部（貫通孔１７）を有するバスバー１４が複数の半田注入部を介して滴下された溶融半田１３ａによって接合されたパッド１５とバスバー１４との接続構造を有する。そして、複数のパッド１５は互いに一端が揃うように並設され、パッド１５と対向するように形成された隣り合う半田注入部は、パッド１５の一端からの距離が互いに異なるように形成されている。そのため、隣り合う半田注入部が複数のパッド１５と直交する仮想線からの位置が互いに等しく配置された場合に比べて、隣り合う半田注入部の間隔が広くなる。したがって、半導体装置１０の製造時、隣り合う溶融半田１３ａが互いに繋がることを防止するので、溶融半田１３ａが接続不良となることを防止することができる。具体的には、滴下後における隣り合う溶融半田１３ａが互いに繋がることを防止することができる。
（２）半田注入部は互い違いに配置されている。３つ以上のパッド１５が並設されている場合、半田注入部を互い違いに配置した場合と、全ての半田注入部を複数のパッド１５と直交する仮想線に対して斜めの方向に延びる直線上に配置した場合とを比べると、後者の場合、隣り合う半田注入部の間隔が広くなった分が積算される。したがって、この発明では、全ての半田注入部を前記仮想線に対して斜めの方向に延びる直線上に配置する場合に比べて、並設されるパッドの長さを短くすることができる。
（３）半田の繋がりを抑制するためのスリットを形成する必要がないので、複数のパッドを有する半導体素子が大きくなることを抑制することができる。
（４）複数のパッド１５は１つの半導体素子１２の一面に設けられている。したがって、半導体装置１０がＩＧＢＴ等の半導体素子１２を有する構成において、例えば、上面電極としてのエミッタ電極が複数に分かれたパッド１５で構成される場合に対応することができる。
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
○ 複数のパッドの一端が揃っていなくてもよい。複数のパッドの一端が揃っていなくても半田注入部が、複数の前記パッドと直交する仮想線からの位置が互いに異なるように形成されていればよい。
○ 半田注入部は貫通孔１７に限らず、図４（ａ）に示すように、半田注入部として切り欠き２０をバスバー１４の各パッド１５と対向する位置に互い違いに配置して設けても良い。
○ 図４（ｂ）に示すように、半田注入部として、貫通孔１７及び切り欠き２０が混在する状態で、バスバー１４の各パッド１５と対向する位置に互い違いに配置して設けても良い。
○ パッド１５の数は４つに限らず、２つ以上であればよい。３つ以上の場合は、バスバー１４に形成される貫通孔１７や切り欠き２０を各パッド１５と対向する位置に互い違いに配置することができる。
○ バスバー１４に形成された半田注入部は、隣り合う半田注入部が、複数のパッドと直交する仮想線からの位置が互いに異なるように形成されていればよく、互い違いに配置される構成に限らない。例えば、パッド１５が３つ以上設けられた場合は、少なくとも隣り合う３つの半田注入部を前記仮想線に対して斜めの方向に延びる直線上に配置してもよい。例えば、図５（ａ）に示すように、３つの貫通孔１７が仮想線に対して斜めの方向に延びる直線上に配置された構成や、図５（ｂ）に示すように、貫通孔１７及び切り欠き２０が混在する状態で仮想線に対して斜めの方向に延びる直線上に配置された構成としてもよい。但し、各パッド１５の長さは、半田注入部が互い違いに配置される場合に比べて長くなる。図５（ａ），（ｂ）では、４つのパッド１５と対向する半田注入部のうち、隣り合う３つの半田注入部を仮想線に対して斜めの方向に延びる直線上に配置したが、パッド１５の長さに余裕があれば、４つの半田注入部を仮想線に対して斜めの方向に延びる直線上に配置してもよい。この場合、複数の吐出口を有する半田滴下装置により溶融半田１３ａを滴下する際、半田注入部が互い違いに配置された場合に比べて、吐出口の配置が簡単になる。
○ 半田注入部が一直線上に配置されている場合に限らず、複数の吐出口を持つノズルで、各パッド１５に対して同時に溶融半田１３ａの滴下を行ってもよい。この場合、隣り合う半田注入部が、対向するパッド１５の一端からの距離が互いに同じ場合は、隣り合うノズル１８から滴下される溶融半田１３ａが滴下途中で繋がってしまう問題が発生する場合がある。しかし、この発明では、隣り合う半田注入部は、複数のパッドと直交する仮想線からの位置が互いに異なるように形成されているため、隣り合うノズル１８から滴下される溶融半田１３ａが滴下途中で繋がってしまうことが回避される。
○ 半導体装置１０を構成する半導体素子１２としてのＩＧＢＴは、上面電極としてコレクタ電極とゲート電極とを有し、下面電極としてエミッタ電極を有する構成であってもよい。そして、コレクタ電極を複数のパッド１５で構成してもよい。
○ 半導体装置１０は、ヒートスプレッダ１１に複数の半導体素子１２が接合され、バスバー１４も１個のバスバー１４が複数の半導体素子１２に対して接合されてもよい。例えば、インバータを構成するスイッチング素子としてのトランジスタ（ＩＧＢＴ）と、そのトランジスタに逆並列に接続されるダイオードとが、半導体素子１２としてヒートスプレッダ１１に接合された構成としてもよい。
○ 半導体装置１０は、ヒートスプレッダ１１上に半導体素子１２が実装された構成に限らず、冷却器上に絶縁基板を介して、トランジスタやダイオードとしての半導体素子１２が実装された構成であってもよい。
○ トランジスタとしての半導体素子１２は、ＩＧＢＴに限らずパワーＭＯＳＦＥＴのようなトランジスタであってもよい。また、トランジスタに限らず、サイリスタであってもよい。
○ バスバー１４に形成される貫通孔１７や切り欠き２０等の半田注入部は、バスバー１４の幅方向に沿って延びるように形成される構成に限らない。例えば、バスバー１４の長手方向に沿って延びるように構成されてもよい。
○ バスバー１４に形成される貫通孔１７の形状は長円に限らず、例えば、矩形や楕円や円であってもよい。また、切り欠き２０の形状も矩形に限らず、例えば、楕円の一端側を省略した形状や矩形の一端が円弧状の形状としてもよい。
○ 半導体素子１２としてダイオードを有する半導体装置であっても、ダイオードのカソードあるいはアノードを上面電極として、その上面電極を複数のパッドで構成したものに適用してもよい。
○ 複数のパッド１５は１つの半導体素子１２の一面に設けられたものに限らない。例えば、半導体装置１０が有する半導体素子１２の電極を構成するパッドではなく、半導体素子１２の電極を流れる電流の経路に設けられたパッドであってもよい。
以下の技術的思想（発明）は前記実施形態から把握できる。
（１）請求項１〜請求項４のいずれか一項に記載の発明において、前記パッドは半導体装置を構成する半導体素子としてのトランジスタの駆動電流が流れる電極を構成している。
１０…半導体装置、１２…半導体素子、１３ａ…溶融半田、１４…バスバー、１５…パッド、１７…半田注入部としての貫通孔、２０…半田注入部としての切り欠き。

Claims (4)

  1. 複数のパッドに対して、複数の半田注入部を有するバスバーが複数の前記半田注入部を介して滴下された溶融半田によって接合されたパッドとバスバーとの接続構造を有する半導体装置であって、
    隣り合う前記半田注入部は、複数の前記パッドと直交する仮想線からの位置が互いに異なるように形成されていることを特徴とする半導体装置。
  2. 前記半田注入部は互い違いに配置されている請求項１に記載の半導体装置。
  3. 前記パッドは３つ以上設けられ、少なくとも隣り合う３つの前記半田注入部は前記仮想線に対して斜めの方向に延びる直線上に配置されている請求項１に記載の半導体装置。
  4. 前記複数のパッドは１つの半導体素子の一面に設けられている請求項１〜請求項３のいずれか一項に記載の半導体装置。
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JP4085768B2 (ja) * 2002-10-08 2008-05-14 トヨタ自動車株式会社 上部電極、パワーモジュール、および上部電極のはんだ付け方法
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
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