JP5990401B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
実施の形態1に係る半導体装置の構成について図1を参照して説明する。図1は、実施の形態1に係る半導体装置10の構成を示す図である。図1に示すように、半導体装置10は、チップ11、ゲート配線12、ゲートパッドG1、G2、ソースパッドS1、S2、を備えている。実施の形態では、チップ11は長方形状であり、短辺方向をx方向、長辺方向をy方向、高さ方向をz方向とする。なお、以下の図面においても、各方向は同一であるものとする。
以上のとおり、3分割は、2分割又は4分割よりも優れている。
実施の形態2に係る半導体装置の構成について図5を参照して説明する。図5は、実施の形態2に係る半導体装置10Aの構成を示す図である。図5において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
実施の形態3に係る半導体装置の構成について図11を参照して説明する。図11は、実施の形態3に係る半導体装置10Cの構成を示す図である。実施の形態3に係る半導体装置10Cの実施の形態2の半導体装置10Aと異なる点は、第1領域11aと第3領域11cの一部が接続されている点である。図11において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
実施の形態4に係る半導体装置の構成について図13を参照して説明する。図13は、実施の形態4に係る半導体装置10Dの構成を示す図である。半導体装置10Dの実施の形態3の半導体装置10Cと異なる点は、第1領域11aと第3領域11cが第2領域11bを囲むように配置されている点である。図13において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
実施の形態5に係る半導体装置の構成について図15を参照して説明する。図15は、実施の形態5に係る半導体装置10Eの構成を示す図である。半導体装置10Eの実施の形態4の半導体装置10Dと異なる点は、ゲートパッドG1、G2の配置位置である。図15において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
また、図15、図16のMOS2においても、図10のMOS2と同様に、2つのソースパッドS2の間に3つめのソースパッドS3を配置しても良い。この場合、実装基板には、複数のソースパッドS3を接続するための配線を、MOS2の長手方向に沿って1本配置すればよいため、図5、6と同様、単層配線を用いたレイアウトが容易である。
実施の形態6に係る半導体装置の構成について図17、18を参照して説明する。図17は、実施の形態6に係る半導体装置10Fの構成を示す図である。図18は、図17に示す半導体装置10Fのゲート配線の構成例を示す図である。図17、18において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
実施の形態7に係る半導体装置の構成について、図19、20を参照して説明する。図19は、実施の形態7に係る半導体装置10Gの構成を示す図である。図20は、図19に示す半導体装置10Gのゲート配線の構成例を示す図である。
実施の形態2に係る半導体装置10Aの実施例について説明する。図21に、チップを2分割し、それぞれの領域をMOS1、MOS2とした比較例を示す。チップサイズは、いずれもx(幅)1.8mm×y(長さ)2.7mmであるものとする。
11 チップ
11a 第1領域
11b 第2領域
11c 第3領域
12 ゲート配線
12a 第1ゲート配線
12b 第2ゲート配線
12c EQR配線
13a 第1ソース電極
13b 第2ソース電極
14 半導体基板
15 エピタキシャル層
16 第2導電型拡散層
17 第1導電型拡散層
18 ドレイン電極
19 縦型トランジスタ構造
20 周辺酸化膜
21 ゲート電極
G1 ゲートパッド
G2 ゲートパッド
S1 ソースパッド
S2 ソースパッド
RSS(on) ソース電極間抵抗
R(Al) Al拡がり抵抗
R(chip) チップ抵抗
R(back−metal) 裏面抵抗
Claims (18)
- 第1領域、第2領域、第3領域の3つの領域に分割されたチップと、
前記チップの裏面に設けられた共通のドレイン電極と、
を有し、
前記第2領域の少なくとも一部は、前記第1領域と前記第3領域との間に形成され、
前記第1領域及び前記第3領域に第1MOSFETが形成され、
前記第2領域に第2MOSFETが形成され、
前記ドレイン電極を経由して、前記第1MOSFETのソースと前記第2MOSFETのソースとの間に電流が流れ、
前記第1領域に配置され、前記第1MOSFETに電気的に接続された第1ゲートパッドと、
前記第3領域に配置され、前記第2MOSFETに電気的に接続された第2ゲートパッドと、をさらに備え、
前記第1領域、前記第2領域、前記第3領域は、それぞれ2つのソースパッドを有し、
前記第1ゲートパッド、前記第2ゲートパッドは、それぞれ2つの前記ソースパッドで挟むように配置されている半導体装置。 - 前記第2領域において、2つの前記ソースパッドに挟まれた位置に、前記第2MOSFETのソースパッドが形成されている請求項1に記載の半導体装置。
- 第1領域、第2領域、第3領域の3つの領域に分割されたチップと、
前記チップの裏面に設けられた共通のドレイン電極と、
を有し、
前記第2領域の少なくとも一部は、前記第1領域と前記第3領域との間に形成され、
前記第1領域及び前記第3領域に第1MOSFETが形成され、
前記第2領域に第2MOSFETが形成され、
前記ドレイン電極を経由して、前記第1MOSFETのソースと前記第2MOSFETのソースとの間に電流が流れ、
前記第1領域に配置され、前記第1MOSFETに電気的に接続された第1ゲートパッドと、
前記第3領域に配置され、前記第2MOSFETに電気的に接続された第2ゲートパッドと、をさらに備え、
前記第1領域、前記第2領域、前記第3領域は、それぞれ2つのソースパッドを有し、
前記第1領域において、一方の前記ソースパッドが、他方の前記ソースパッドと前記第1ゲートパッドにより挟まれるように配置され、
前記第3領域において、一方の前記ソースパッドが、他方の前記ソースパッドと前記第2ゲートパッドにより挟まれるように配置されており、
前記第1ゲートパッドと前記第2ゲートパッドとは、前記チップの短辺に沿って並ぶように配置されている半導体装置。 - 前記第2領域には、ゲートパッドが配置されない請求項1〜3のいずれか1項に記載の半導体装置。
- 第1領域、第2領域、第3領域の3つの領域に分割されたチップと、
前記チップの裏面に設けられた共通のドレイン電極と、
を有し、
前記第2領域の少なくとも一部は、前記第1領域と前記第3領域との間に形成され、
前記第1領域及び前記第3領域に第1MOSFETが形成され、
前記第2領域に第2MOSFETが形成され、
前記ドレイン電極を経由して、前記第1MOSFETのソースと前記第2MOSFETのソースとの間に電流が流れ、
前記第1領域、前記第2領域、前記第3領域は、それぞれ2つのソースパッドを有し、
前記第1領域、前記第3領域において、2つの前記ソースパッドに挟まれた位置にそれぞれ配置され、前記第1MOSFETに電気的に接続されたゲートパッドと、
前記第2領域に配置され、2つの前記ソースパッドに挟まれた位置に、前記第2MOSFETに電気的に接続されたゲートパッドと、
をさらに備える半導体装置。 - 前記第1MOSFETの面積は、前記第2MOSFETの面積よりも大きい請求項1〜5のいずれか1項に記載の半導体装置。
- 前記第1領域と前記第3領域の一部が接続され、前記第1MOSFETはコの字型に形成される請求項1〜6のいずれか1項に記載の半導体装置。
- 前記第1領域と前記第3領域が前記第2領域を囲むように配置され、前記第1MOSFETはロの字型に形成される請求項1〜6のいずれか1項に記載の半導体装置。
- 前記第2領域の一部が、前記第1領域側及び前記第3領域側に突出するように形成されている請求項1〜6のいずれか1項に記載の半導体装置。
- 第1領域、第2領域、第3領域の3つの領域に分割されたチップであって、前記第2領域の少なくとも一部が前記第1領域と前記第3領域との間に形成されたチップを有する半導体装置の製造方法であって、
前記第1領域及び前記第3領域に第1MOSFETを形成し、
前記第2領域に第2MOSFETを形成し、
前記チップの裏面に共通のドレイン電極を形成し、
前記第1領域に、前記第1MOSFETに電気的に接続された第1ゲートパッドを配置し、
前記第3領域に、前記第2MOSFETに電気的に接続された第2ゲートパッドを配置し、
前記第1領域、前記第2領域、前記第3領域に、それぞれ2つのソースパッドを形成し、
前記第1ゲートパッド、前記第2ゲートパッドを、それぞれ2つの前記ソースパッドで挟むように配置し、
前記ドレイン電極を経由して、前記第1MOSFETのソースと前記第2MOSFETのソースとの間に電流が流れる半導体装置の製造方法。 - 前記第2領域において、2つの前記ソースパッドに挟まれた位置に、前記第2MOSFETのソースパッドを形成する請求項10に記載の半導体装置の製造方法。
- 第1領域、第2領域、第3領域の3つの領域に分割されたチップであって、前記第2領域の少なくとも一部が前記第1領域と前記第3領域との間に形成されたチップを有する半導体装置の製造方法であって、
前記第1領域及び前記第3領域に第1MOSFETを形成し、
前記第2領域に第2MOSFETを形成し、
前記チップの裏面に共通のドレイン電極を形成し、
前記第1領域に、前記第1MOSFETに電気的に接続された第1ゲートパッドを配置し、
前記第3領域に、前記第2MOSFETに電気的に接続された第2ゲートパッドを配置し、
前記第1領域、前記第2領域、前記第3領域に、それぞれ2つのソースパッドを形成し、
前記第1領域において、一方の前記ソースパッドを、他方の前記ソースパッドと前記第1ゲートパッドにより挟まれるように配置し、
前記第3領域において、一方の前記ソースパッドを、他方の前記ソースパッドと前記第2ゲートパッドにより挟まれるように配置し、
前記第1ゲートパッドと前記第2ゲートパッドとを、前記チップの短辺に沿って並ぶように配置し、
前記ドレイン電極を経由して、前記第1MOSFETのソースと前記第2MOSFETのソースとの間に電流が流れる半導体装置の製造方法。 - 前記第2領域には、ゲートパッドを配置しない請求項10〜12のいずれか1項に記載の半導体装置の製造方法。
- 第1領域、第2領域、第3領域の3つの領域に分割されたチップであって、前記第2領域の少なくとも一部が第1領域と第3領域との間に形成されたチップを有する半導体装置の製造方法であって、
前記第1領域及び前記第3領域に第1MOSFETを形成し、
前記第2領域に第2MOSFETを形成し、
前記チップの裏面に共通のドレイン電極を形成し、
前記第1領域、前記第2領域、前記第3領域に、それぞれ2つのソースパッドを形成し、
前記第1領域、前記第3領域において、2つの前記ソースパッドに挟まれた位置にそれぞれ、前記第1MOSFETに電気的に接続されたゲートパッドを配置し、
前記第2領域において、2つの前記ソースパッドに挟まれた位置に、前記第2MOSFETに電気的に接続されたゲートパッドを配置し、
前記ドレイン電極を経由して、前記第1MOSFETのソースと前記第2MOSFETのソースとの間に電流が流れる半導体装置の製造方法。 - 前記第1MOSFETの面積を、前記第2MOSFETの面積よりも大きくする請求項10〜14のいずれか1項に記載の半導体装置の製造方法。
- 前記第1領域と前記第3領域の一部が接続され、前記第1MOSFETはコの字型に形成される請求項10〜15のいずれか1項に記載の半導体装置の製造方法。
- 前記第1領域と前記第3領域が前記第2領域を囲むように配置され、前記第1MOSFETはロの字型に形成する請求項10〜15のいずれか1項に記載の半導体装置の製造方法。
- 前記第2領域の一部を、前記第1領域側及び前記第3領域側に突出するように形成する請求項10〜15のいずれか1項に記載の半導体装置の製造方法。
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