KR20160009425A - 관통전극을 갖는 반도체소자 및 그 제조방법 - Google Patents

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KR20160009425A
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박진우
박성수
김배용
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    • H01L2224/13147—Copper [Cu] as principal constituent
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Abstract

관통전극을 갖는 반도체소자는, 높이차를 갖는 형상의 일 면을 갖는 칩 바디와, 칩 바디를 실질적으로 관통하여 단부면이 일 면에서 노출되는 관통전극과, 높이차를 갖는 형상을 유지하면서 칩 바디의 일 면 위에 배치되는 패시베이션층과, 그리고 높이차를 갖는 형상에 중첩되도록 패시베이션층 및 관통전극의 노출 단부면 위에 배치되는 범프를 포함한다.

Description

관통전극을 갖는 반도체소자 및 그 제조방법{Semiconductor device having a TSV and method of fabricating the same}
본 출원은 관통전극(TSV; Through Silicon Via)을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
전자 기기들에 요구되는 반도체소자는 다양한 전자회로 요소들을 포함할 수 있으며, 이러한 전자회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리는 반도체기판에 집적될 수 있다. 반도체소자는, 메모리반도체칩 또는 칩 패키지(package) 형태로 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자제품들에 채용될 수 있다.
스마트 폰(smart phone)과 같은 전자제품의 경량 및 소형화에 따라 반도체소자의 패키지 또한 얇은 두께 및 작은 크기의 제품이 요구되고 있다. 또한 단일 패키지 제품에 고용량 또는 다기능을 요구하고 있어, 다층으로 반도체 칩들을 적층한 적층 패키지 형태를 보다 얇고 작은 크기로 구현하고자 노력하고 있다. 이에 따라 반도체소자 사이의 연결 구조(interconnection structure)에 있어서도, 반도체 칩 또는 기판을 실질적으로 관통하는 관통전극(TSV; Through Silicon Via) 구조를 채용하고 있다.
본 출원이 해결하고자 하는 과제는, 관통전극 연결 구조의 신뢰성을 개선할 수 있는 관통전극을 갖는 반도체소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 관통전극을 갖는 반도체소자를 제조하는 방법을 제공하는 것이다.
본 개시의 일 예에 따른 관통전극을 갖는 반도체소자는, 높이차를 갖는 형상의 일 면을 갖는 칩 바디와, 칩 바디를 실질적으로 관통하여 단부면이 일 면에서 노출되는 관통전극과, 높이차를 갖는 형상을 유지하면서 칩 바디의 일 면 위에 배치되는 패시베이션층과, 그리고 높이차를 갖는 형상에 중첩되도록 패시베이션층 및 관통전극의 노출 단부면 위에 배치되는 범프를 포함한다.
본 개시의 일 예에 따른 관통전극을 갖는 반도체소자의 제조방법은, 기판을 실질적으로 관통하여 단부가 일 면으로부터 돌출되는 관통전극을 갖는 칩 바디의 일 면에 높이차를 갖는 형상을 형성하는 단계와, 높이차를 갖는 형상이 유지되도록 칩 바디의 일 면 및 관통전극의 돌출부 위에 패시베이션층을 형성하는 단계와, 관통전극의 돌출 부분을 제거하여 관통전극의 일 단부가 칩 바디의 일 면 위의 패시베이션층에 의해 노출되도록 하는 단계와, 그리고 높이차를 갖는 형상과 중첩되도록 관통전극의 노출 단부와 패시베이션층 위에 범프를 형성하는 단계를 포함한다.
본 예에 따르면, 후면 범프와 패시베이션층의 접촉 부분이 높이차를 갖는 형상에 중첩되도록 함으로써 접촉 면적을 증대시킬 수 있으며, 이에 따라 후면 범프와 패시베이션층 사이의 접착력을 증가시킬 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 반도체소자의 일부를 나타내 보인 평면도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 본 개시의 다른 예에 따른 반도체소자의 일부를 나타내 보인 평면도이다.
도 4는 도 3의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 본 개시의 또 다른 예에 따른 반도체소자의 일부를 나타내 보인 평면도이다.
도 6은 도 5의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 7 내지 도 14는 본 개시의 일 예에 따른 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 15 내지 도 22는 본 개시의 다른 예에 따른 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 23 내지 도 30은 본 개시의 또 다른 예에 따른 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 출원의 여러 예들을 통해 패시베이션층과 범프 하부면 사이의 접착 면적을 증대시킬 수 있는 반도체소자를 제시하고자 한다. 구체적으로, 여러 예들에 따른 반도체소자는 높이차를 갖는 형상의 일 면을 갖는 칩 바디와, 칩 바디를 실질적으로 관통하여 단부면이 상기 일 면에서 노출되는 관통전극을 포함한다. 패시베이션층은 높이차를 갖는 형상을 유지하면서 칩 바디의 일 면 위에 배치된다. 범프는 높이차를 갖는 형상에 중첩되도록 패시베이션층 및 관통전극의 노출 단부면 위에 배치된다. 이와 같은 반도체소자에 따르면, 범프와 패시베이션층의 접촉 면적이 증대되어 범프 하부면이 패시베이션층으로부터 박리되는 현상을 억제시킬 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이며 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 경우를 특정하여 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되거나 체결되는 것을 의미하며, 이러한 체결 구조에 추가적인 부재가 더 개재될 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 칩이나 또는 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다.
도 1은 본 개시의 일 예에 따른 반도체소자의 일부를 나타내 보인 평면도이다. 그리고 도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 1 및 도 2를 참조하면, 반도체소자(100)는, 제1 면(111) 및 제2 면(112)을 갖는 칩 바디(110)를 포함한다. 칩 바디(110)의 제2 면(112) 위에는 활성층(active layer)(118)이 배치된다. 칩 바디(110)의 제1 면(111)은 활성층(118)이 배치되는 제2 면(112)의 반대되는 면을 의미한다. 도면에 나타내지는 않았지만, 활성층(118) 내에는 집적회로를 구성하는 트랜지스터와 같은 회로소자들과, 그리고 배선 구조들이 배치될 수 있다.
관통전극(114)은 칩 바디(110) 및 활성층(118)을 실질적으로 관통하도록 배치된다. 관통전극(114)은 관통실리콘비아(TSV; Through Silicon Via) 형태로 구비될 수 있다. 관통전극(114)은 구리(Cu) 또는 구리에 실리콘(Si) 등이 함유된 구리 합금과 같은 금속 물질을 포함하여 구성될 수 있다. 경우에 따라, 관통전극(114)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 알루미늄(Al)을 포함하는 재질이나 이들을 포함하는 합금 재질일 수 있다. 관통전극(114)은 칩 바디(110) 및 활성층(118)을 실질적으로 관통하는 관통 비아홀(113) 내부를 채우는 형태로 제공될 수 있다. 관통전극(114)과 칩 바디(110) 및 활성층(118) 사이에는 확산방지층(115)이 배치될 수 있다. 확산방지층(115)은 관통전극(114)의 금속 성분이 칩 바디(110) 및 활성층(118)으로 확산하는 현상을 억제한다.
관통전극(114)의 일 단부는 활성층(118) 표면으로부터 노출되어 접속패드(130)와 컨택된다. 접속패드(130)는 절연층(120) 내에 배치된다. 접속패드(130)의 노출표면 위에는 전면 범프(140)가 배치된다. 전면 범프(140)는 제1 전면범프(141) 및 제2 전면범프(142)의 적층 형태로 제공될 수 있다. 일 예에서 제1 전면범프(141) 및 제2 전면범프(142)는 각각 구리(Cu) 및 니켈(Ni) 재질로 이루어질 수 있다. 전면 범프(140) 위에는 솔더(solder)층(150)이 배치될 수 있다.
칩 바디(110)의 제1 면(111)은 높이차를 갖는 형상으로 이루어진다. 본 예에서 칩 바디(110)의 제1 면(111)은 제1 수평 레벨(LV1)의 상부면을 갖는 제1 영역(111A) 및 제3 영역(111C)과, 제1 수평 레벨(LV1)보다 일정 크기의 높이차(t1)를 갖는 제2 수평 레벨(LV2)의 상부면을 갖는 제2 영역(111B)으로 구분될 수 있다. 제2 수평 레벨(LV2)은 제1 수평 레벨(LV1)보다 수직 방향으로 낮게 위치한다. 반면에 칩 바디(110)의 제2 면(112)은 동일한 수평 레벨로 배치되며, 이에 따라 제1 영역(111A) 및 제3 영역(111C)에서의 칩 바디(110)의 두께는 제2 영역(111B)에서의 칩 바디(110)의 두께보다 크다. 일 예에서 제2 영역(111B)은 일정 깊이의 트랜치에 의해 형성되는 함몰 구조(116)로 이루어질 수 있다. 제2 영역(111B)은 제1 영역(111A) 및 제3 영역(111C) 사이에 배치된다. 이에 따라 제2 영역(111B)은 도랑 형태로 제1 영역(111A)을 둘러싸며, 제3 영역(111C)으로 둘러싸인다. 제1 영역(111A)와 제2 영역(111B)이 접하는 경계 부분에서는 제1 수평 레벨(LV1)과 제2 수평 레벨(LV2) 차이만큼의 높이차(t1)가 제공된다. 마찬가지로 제2 영역(111B)와 제3 영역(111C)이 접하는 경계 부분에서도 제1 수평 레벨(LV1)과 제2 수평 레벨(LV2) 차이만큼의 높이차(t1)가 제공된다. 관통전극(114)의 일 단부면은 칩 바디(110)의 제1 면(111)에서 노출된다. 이와 같은 관통전극(114)의 노출 단부면은 제1 영역(111A) 내에 배치된다. 칩 바디(110)의 제1 면(111)에서 관통전극(114)의 노출 단부면의 외측은 제2 영역(111B)의 내측면과 일정 간격(D) 이격된다.
칩 바디(110)의 제1 면(111) 위에는 패시베이션층(160)이 배치된다. 패시베이션층(160)은 칩 바디(110)의 제1 면(111)의 높이차를 갖는 형상을 유지할 수 있는 정도의 두께로 배치된다. 일 예에서 제1 영역(111A) 및 제3 영역(111C)에서의 패시베이션층(160) 두께와 제2 영역(111B)에서의 패시베이션층(160) 두께는 동일하며, 따라서 패시베이션층(160)을 형성한 후에도 제1 영역(111A) 및 제3 영역(111C)와 제2 영역(111B)에서의 칩 바디(110)의 높이차(t1)는 유지된다. 다른 예에서 제1 영역(111A) 및 제3 영역(111C)에서의 패시베이션층(160) 두께와 제2 영역(111B)에서의 패시베이션층(160) 두께가 다를 수도 있다. 이 경우 그 차이는 제1 영역(111A) 및 제3 영역(111C)에서의 칩 바디(110)와 제2 영역(111B)에서의 칩 바디(110)의 높이차(t1)보다 작을 수 있다.
제1 영역(111A) 내에서 패시베이션층(160)은 칩 바디(110)의 제1 면(111) 위에 배치된다. 제1 영역(111A)과 제2 영역(111B)의 경계에서 패시베이션층(160)은 함몰구조(116)의 일 측면 위에 배치된다. 제2 영역(111B)에서 패시베이션층(160)은 함몰구조(116)의 바닥면 위에 배치된다. 제2 영역(111B)과 제3 영역(111C)의 경계에서 패시베이션층(160)은 함몰구조(116)의 다른 측면 위에 배치된다. 제3 영역(111C)에서 패시베이션층(160)은 칩 바디(110)의 제1 면(111) 위에 배치된다. 패시베이션층(160)은 제1 패시베이션층(161) 및 제2 패시베이션층(162)의 적층 형태로 제공될 수 있다. 일 예에서 제1 패시베이션층(161) 및 제2 패시베이션층(162)은, 각각 옥사이드층 및 나이트라이드층 중 적어도 어느 한 층을 포함할 수 있다.
패시베이션층(160) 위에는 후면 범프(170)가 배치된다. 후면 범프(170)은 높이차를 갖는 형상에 중첩되도록 배치된다. 후면 범프(170)는 칩 바디(110)의 제1 영역(111A) 및 제2 영역(111B)과 중첩된다. 제1 영역(111A)에서 후면 범프(170)는 관통전극(114)의 노출 단부면에 컨택된다. 제2 영역(111B)에서 후면 범프(170)는 함몰구조(116) 내에 매립된다. 후면 범프(170)는 제3 영역(111C) 중 제2 영역(111B)에 인접하는 부분과도 중첩된다. 제1 영역(111A)과 제2 영역(111B)의 경계와 제2 영역(111B)과 제3 영역(111C)의 경계에서의 높이차만큼, 즉 함몰구조(116)의 양 측면 높이만큼 후면 범프(170)의 하부면과 패시베이션층(160)과의 접촉 면적은 증대된다.
후면 범프(170)는, 시드층(171), 제1 후면범프(172), 제2 후면범프(173), 및 제3 후면범프(174)의 적층 형태로 제공될 수 있다. 일 예에서 제1 후면범프(172), 제2 후면범프(173), 및 제3 후면범프(174)는 각각 구리(Cu), 니켈(Ni), 및 골드(Au) 재질로 이루어질 수 있다. 비록 도면에 나타내지는 않았지만, 시드층(171)은 장벽금속층을 포함할 수 있다.
도 3은 본 개시의 다른 예에 따른 반도체소자의 일부를 나타내 보인 평면도이다. 그리고 도 4는 도 3의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 3 및 도 4를 참조하면, 반도체소자(200)는, 제1 면(211) 및 제2 면(212)을 갖는 칩 바디(210)를 포함한다. 칩 바디(210)의 제2 면(212) 위에는 활성층(active layer)(218)이 배치된다. 칩 바디(210)의 제1 면(211)은 활성층(218)이 배치되는 제2 면(212)의 반대되는 면을 의미한다. 도면에 나타내지는 않았지만, 활성층(218) 내에는 집적회로를 구성하는 트랜지스터와 같은 회로소자들과, 그리고 배선 구조들이 배치될 수 있다.
관통전극(214)은 칩 바디(210) 및 활성층(218)을 실질적으로 관통하도록 배치된다. 관통전극(214)은 관통실리콘비아(TSV) 형태로 구비될 수 있다. 관통전극(214)은 구리(Cu) 또는 구리에 실리콘(Si) 등이 함유된 구리 합금과 같은 금속 물질을 포함하여 구성될 수 있다. 경우에 따라, 관통전극(214)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 알루미늄(Al)을 포함하는 재질이나 이들을 포함하는 합금 재질일 수 있다. 관통전극(214)은 칩 바디(210) 및 활성층(218)을 실질적으로 관통하는 관통 비아홀(213) 내부를 채우는 형태로 제공될 수 있다. 관통전극(214)과 칩 바디(210) 및 활성층(218) 사이에는 확산방지층(215)이 배치될 수 있다. 확산방지층(215)은 관통전극(214)의 금속 성분이 칩 바디(210) 및 활성층(218)으로 확산하는 현상을 억제한다.
관통전극(214)의 일 단부는 활성층(218) 표면으로부터 노출되어 접속패드(230)와 컨택된다. 접속패드(230)는 절연층(220) 내에 배치된다. 접속패드(230)의 노출표면 위에는 전면 범프(240)가 배치된다. 전면 범프(240)는 제1 전면범프(241) 및 제2 전면범프(242)의 적층 형태로 제공될 수 있다. 일 예에서 제1 전면범프(241) 및 제2 전면범프(242)는 각각 구리(Cu) 및 니켈(Ni) 재질로 이루어질 수 있다. 전면 범프(240) 위에는 솔더층(250)이 배치될 수 있다.
칩 바디(210)의 제1 면(211)은 높이차를 갖는 형상으로 이루어진다. 본 예에서 칩 바디(210)의 제1 면(211)은 제1 수평 레벨(LV3)의 상부면을 갖는 제1 영역(211A) 및 제3 영역(211C)과, 제1 수평 레벨(LV3)보다 일정 크기의 높이차(t2)를 갖는 제2 수평 레벨(LV4)의 상부면을 갖는 제2 영역(211B)으로 구분될 수 있다. 제2 수평 레벨(LV4)은 제1 수평 레벨(LV3)보다 수직 방향으로 높게 위치한다. 반면에 칩 바디(210)의 제2 면(212)은 동일한 수평 레벨로 배치되며, 이에 따라 제1 영역(211A) 및 제3 영역(211C)에서의 칩 바디(210)의 두께는 제2 영역(211B)에서의 칩 바디(210)의 두께보다 작다. 일 예에서 제2 영역(211B)은, 제1 영역(211A) 및 제3 영역(211C)에서의 칩 바디(210)의 표면으로부터 일정 높이로 돌출된 돌출 구조(216)로 이루어질 수 있다. 제2 영역(211B)은 제1 영역(211A) 및 제3 영역(211C) 사이에 배치된다. 이에 따라 제2 영역(211B)은 돌출된 형태로 제1 영역(211A)을 둘러싸며, 제3 영역(211C)으로 둘러싸인다. 제1 영역(211A)와 제2 영역(211B)이 접하는 경계 부분에서는 제1 수평 레벨(LV3)과 제2 수평 레벨(LV4) 차이만큼의 높이차(t2)가 제공된다. 마찬가지로 제2 영역(211B)와 제3 영역(211C)이 접하는 경계 부분에서도 제1 수평 레벨(LV3)과 제2 수평 레벨(LV4) 차이만큼의 높이차(t2)가 제공된다.
관통전극(214)의 일 단부면은 칩 바디(210)의 제1 면(211)으로부터 일정 높이로 돌출되며, 이에 따라 관통전극(214)의 일 단부면의 측면 및 상부면은 칩 바디(210)의 제1 면(211)으로부터 노출된다. 이와 같은 관통전극(214)의 노출 단부면은 제1 영역(211A) 내에 배치된다. 일 예에서 관통전극(214)의 노출 단부면의 상부면은 제2 영역(211B)에서의 패시베이션층(260)의 상부면과 실질적으로 동일한 평면 레벨상에 배치될 수 있다. 이에 따라 제1 영역(211A) 내에서도 칩 바디(210)의 제1 면(211)과 관통전극(214)의 돌출 높이만큼의 단차 구조가 배치된다. 칩 바디(210)의 제1 면(211)에서 관통전극(214)의 노출 단부면의 외측은 제2 영역(211B)의 내측면과 일정 간격(D) 이격된다.
칩 바디(210)의 제1 면(211) 위에는 패시베이션층(260)이 배치된다. 패시베이션층(260)은 칩 바디(210)의 제1 면(211)의 높이차를 갖는 형상을 유지할 수 있는 정도의 두께로 배치된다. 일 예에서 제1 영역(211A) 및 제3 영역(211C)에서의 패시베이션층(260) 두께와 제2 영역(211B)에서의 패시베이션층(260) 두께는 동일하며, 따라서 패시베이션층(260)을 형성한 후에도 제1 영역(211A) 및 제3 영역(211C)와 제2 영역(211B)에서의 칩 바디(210)의 높이차(t2)는 유지된다. 다른 예에서 제1 영역(211A) 및 제3 영역(211C)에서의 패시베이션층(260) 두께와 제2 영역(211B)에서의 패시베이션층(260) 두께가 다를 수도 있다. 이 경우 그 차이는 제1 영역(211A) 및 제3 영역(211C)에서의 칩 바디(210)와 제2 영역(211B)에서의 칩 바디(210)의 높이차(t2)보다 작을 수 있다.
제1 영역(211A) 내에서 패시베이션층(260)은 관통전극(214)의 돌출부분의 측면과 칩 바디(210)의 제1 면(211) 위에 배치된다. 제1 영역(211A)과 제2 영역(211B)의 경계에서 패시베이션층(260)은 돌출구조(216)의 일 측면 위에 배치된다. 제2 영역(211B)에서 패시베이션층(260)은 돌출구조(216)의 상부면 위에 배치된다. 제2 영역(211B)과 제3 영역(211C)의 경계에서 패시베이션층(260)은 돌출구조(216)의 다른 측면 위에 배치된다. 제3 영역(211C)에서 패시베이션층(260)은 칩 바디(210)의 제1 면(211) 위에 배치된다. 패시베이션층(260)은 제1 패시베이션층(261) 및 제2 패시베이션층(262)의 적층 형태로 제공될 수 있다. 일 예에서 제1 패시베이션층(261) 및 제2 패시베이션층(262)은, 각각 옥사이드층 및 나이트라이드층 중 적어도 어느 한 층을 포함할 수 있다.
패시베이션층(260) 위에는 후면 범프(270)가 배치된다. 후면 범프(270)은 높이차를 갖는 형상에 중첩되도록 배치된다. 후면 범프(270)는 칩 바디(210)의 제1 영역(211A) 및 제2 영역(211B)과 중첩된다. 또한 후면 범프(270)는 제3 영역(211C) 중 제2 영역(211B)에 인접하는 부분과도 중첩된다. 제1 영역(211A)에서 후면 범프(270)는 관통전극(214)의 노출 단부의 상부면에 접촉하면서 관통전극(214)의 돌출된 부분의 측면상에 있는 패시베이션층(260)과도 접촉한다. 또한 돌출구조(216)의 양 측면상에 있는 패시베이션층(260)과 접촉한다.이에 따라 제1 영역(211A)과 제2 영역(211B)의 경계와 제2 영역(211B)과 제3 영역(211C)의 경계에서의 돌출구조(216)의 양 측면 높이와 관통전극(214)의 돌출된 부분의 측면 높이만큼 후면 범프(270)의 하부면과 패시베이션층(260)과의 접촉 면적은 증대된다.
후면 범프(270)는, 시드층(271), 제1 후면범프(272), 제2 후면범프(273), 및 제3 후면범프(274)의 적층 형태로 제공될 수 있다. 일 예에서 제1 후면범프(272), 제2 후면범프(273), 및 제3 후면범프(274)는 각각 구리(Cu), 니켈(Ni), 및 골드(Au) 재질로 이루어질 수 있다. 비록 도면에 나타내지는 않았지만, 시드층(271)은 장벽금속층을 포함할 수 있다.
도 5는 본 개시의 또 다른 예에 따른 반도체소자의 일부를 나타내 보인 평면도이다. 그리고 도 6은 도 5의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 도 5 및 도 6을 참조하면, 반도체소자(300)는, 제1 면(311) 및 제2 면(312)을 갖는 칩 바디(310)를 포함한다. 칩 바디(310)의 제2 면(312) 위에는 활성층(active layer)(318)이 배치된다. 칩 바디(310)의 제1 면(311)은 활성층(318)이 배치되는 제2 면(312)의 반대되는 면을 의미한다. 도면에 나타내지는 않았지만, 활성층(318) 내에는 집적회로를 구성하는 트랜지스터와 같은 회로소자들과, 그리고 배선 구조들이 배치될 수 있다.
관통전극(314)은 칩 바디(310) 및 활성층(318)을 실질적으로 관통하도록 배치된다. 관통전극(314)은 관통실리콘비아(TSV) 형태로 구비될 수 있다. 관통전극(314)은 구리(Cu) 또는 구리에 실리콘(Si) 등이 함유된 구리 합금과 같은 금속 물질을 포함하여 구성될 수 있다. 경우에 따라, 관통전극(314)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 알루미늄(Al)을 포함하는 재질이나 이들을 포함하는 합금 재질일 수 있다. 관통전극(314)은 칩 바디(310) 및 활성층(318)을 실질적으로 관통하는 관통 비아홀(313) 내부를 채우는 형태로 제공될 수 있다. 관통전극(314)과 칩 바디(310) 및 활성층(318) 사이에는 확산방지층(315)이 배치될 수 있다. 확산방지층(315)은 관통전극(314)의 금속 성분이 칩 바디(310) 및 활성층(318)으로 확산하는 현상을 억제한다.
관통전극(314)의 일 단부는 활성층(318) 표면으로부터 노출되어 접속패드(330)와 컨택된다. 접속패드(330)는 절연층(320) 내에 배치된다. 접속패드(330)의 노출표면 위에는 전면 범프(340)가 배치된다. 전면 범프(340)는 제1 전면범프(341) 및 제2 전면범프(342)의 적층 형태로 제공될 수 있다. 일 예에서 제1 전면범프(341) 및 제2 전면범프(342)는 각각 구리(Cu) 및 니켈(Ni) 재질로 이루어질 수 있다. 전면 범프(340) 위에는 솔더층(350)이 배치될 수 있다.
칩 바디(310)의 제1 면(311)은 높이차를 갖는 형상으로 이루어진다. 본 예에서 칩 바디(310)의 제1 면(311)은, 제1 수평 레벨(LV5)의 상부면을 갖는 제1 영역(311A)과, 제1 수평 레벨(LV5)보다 일정 크기의 높이차(t3)를 갖는 제2 수평 레벨(LV6)의 상부면을 갖는 제2 영역(311B)으로 구분될 수 있다. 제2 수평 레벨(LV6)은 제1 수평 레벨(LV5)보다 수직 방향으로 낮게 위치한다. 반면에 칩 바디(310)의 제2 면(312)은 동일한 수평 레벨로 배치되며, 이에 따라 제1 영역(311A)에서의 칩 바디(310)의 두께는 제2 영역(311B)에서의 칩 바디(310)의 두께보다 크다. 일 예에서 제1 영역(311A)은 제2 영역(311B)의 칩 바디(310)의 제1 면(311)으로부터 일정 높이(t3)로 돌출된 돌출구조(316)로 이루어질 수 있다. 일 예에서 제1 영역(311A)은 제2 영역(311B)으로 둘러싸이도록 배치될 수 있다. 제1 영역(311A)과 제2 영역(311B)이 접하는 경계 부분에서는 제1 수평 레벨(LV5)과 제2 수평 레벨(LV6) 차이만큼의 높이차(t3)가 제공된다. 관통전극(314)의 일 단부면은 칩 바디(310)의 제1 면(311)에서 노출된다. 이와 같은 관통전극(314)의 노출 단부면은 제1 영역(311A) 내에 배치된다. 일 예에서 관통전극(314)의 노출 단부면은 제1 영역(311A)의 중심부에 위치할 수 있다. 일 예에서 관통전극(314)은 일정 두께만큼 칩 바디(310)의 제1 면(311)으로부터 돌출될 수 있다. 관통전극(314)의 돌출된 높이는 패시베이션층(360)의 두께에 실질적으로 일치될 수 있다. 칩 바디(310)의 제1 면(311)에서 관통전극(314)의 노출 단부면의 외측은 제1 영역(311A)의 외주면과 일정 간격(D) 이격된다.
칩 바디(310)의 제1 면(311) 위에는 패시베이션층(360)이 배치된다. 패시베이션층(360)은 칩 바디(310)의 제1 면(311)의 높이차를 갖는 형상을 유지할 수 있는 정도의 두께로 배치된다. 일 예에서 제1 영역(311A)에서의 패시베이션층(360) 두께와 제2 영역(311B)에서의 패시베이션층(360) 두께는 동일하며, 따라서 패시베이션층(360)을 형성한 후에도 제1 영역(311A) 및 제2 영역(311B)에서의 칩 바디(310)의 높이차(t2)는 유지된다. 다른 예에서 제1 영역(311A) 및 제2 영역(311B)에서의 패시베이션층(360) 두께는 다를 수도 있으나, 그 차이는 매우 적다. 따라서 이 경우에도 제1 영역(311A) 및 제2 영역(311B)에서의 칩 바디(310)의 높이차는 충분하게 유지될 수 있다.
제1 영역(311A) 내에서 패시베이션층(360)은 칩 바디(310)의 제1 면(311) 위에 배치된다. 제1 영역(311A)과 제2 영역(311B)의 경계에서 패시베이션층(360)은 돌출구조(316)의 측면 위에 배치된다. 제3 영역(311B)에서 패시베이션층(360)은 칩 바디(310)의 제1 면(311) 위에 배치된다. 패시베이션층(360)은 제1 패시베이션층(361) 및 제2 패시베이션층(362)의 적층 형태로 제공될 수 있다. 일 예에서 제1 패시베이션층(361) 및 제2 패시베이션층(362)은 각각 옥사이드층 및 나이트라이드층으로 구성될 수 있다.
패시베이션층(360) 위에는 후면 범프(370)가 배치된다. 후면 범프(370)은 높이차를 갖는 형상에 중첩되도록 배치된다. 후면 범프(370)는 칩 바디(310)의 제1 영역(311A)과 중첩되며, 이에 따라 관통전극(214)의 노출 단부면이 후면 범프(370)에 컨택된다. 후면 범프(370)는 제2 영역(311B) 중 제1 영역(311A)에 인접하는 부분과도 중첩된다. 이에 따라 후면 범프(370)의 하부면은, 돌출구조(316)의 양 측면상에 있는 패시베이션층(360)과 접촉한다. 따라서 제1 영역(311A)과 제2 영역(311B)의 경계에서의 돌출구조(316)의 높이차(t3)만큼 후면 범프(370)의 하부면과 패시베이션층(360)과의 접촉 면적은 증대된다.
후면 범프(370)는, 시드층(371), 제1 후면범프(372), 제2 후면범프(373), 및 제3 후면범프(374)의 적층 형태로 제공될 수 있다. 일 예에서 제1 후면범프(372), 제2 후면범프(373), 및 제3 후면범프(374)는 각각 구리(Cu), 니켈(Ni), 및 골드(Au) 재질로 이루어질 수 있다. 비록 도면에 나타내지는 않았지만, 시드층(371)은 장벽금속층을 포함할 수 있다.
도 7 내지 도 14는 본 개시의 일 예에 따른 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 7을 참조하면, 초기 후면인 제3 면(111')과 전면인 제2 면(112)을 갖는 칩 바디(110)의 제2 면(112) 위에 활성층(118)을 형성한다. 활성층(118)은 집적회로를 구성하는 트랜지스터와 같은 회로소자들과, 배선 구조들과, 그리고 회로소자들 및 배선구조들을 덮는 절연층을 포함할 수 있다. 활성층(118) 표면으로 일 단부가 노출되면서 제3 면(111')을 향해 연장되는 관통전극(114)을 형성한다. 이를 위해 먼저 활성층(118) 표면으로부터 일정 깊이의 비아홀(113)을 형성한다. 비아홀(113) 내벽에 확산방지층(115)을 형성한다. 확산방지층(115)이 형성된 비아홀(113) 내부를 구리(Cu)와 같은 도전층으로 채워서 관통전극(114)을 형성한다.
관통전극(114)의 노출 단부 위에 접속패드(130)를 형성한다. 접속패드(130)는 절연층(120)의 개구부 내에 배치된다. 접속패드(130)의 노출 표면과 컨택되도록 전면범프(140)를 형성한다. 전면범프(140)는 제1 전면범프(141) 및 제2 전면범프(142)의 적층 형태로 형성할 수 있다. 제1 전면범프(141) 및 제2 전면범프(142)는 각각 구리(Cu) 및 니켈(Ni) 재질로 형성할 수 있다. 전면범프(140) 위에 솔더층(150)을 형성한다. 전면범프(140) 및 솔더층(150)이 형성된 칩 바디(110)를 접착층(410)을 이용하여 캐리어 기판(carrier substrate)와 같은 보조기판(420)에 부착한다. 이 부착은 칩 바디(110)의 초기 후면인 제3 면(111') 부분이 위로 노출되도록 수행한다.
도 8을 참조하면, 칩 바디(110)의 제3 면(111') 위에 식각버퍼층(430)을 형성한다. 식각버퍼층(430)은 칩 바디(110)의 제3 면(111') 일부 표면을 노출시키는 개구부(432)를 갖는다. 개구부(432)는, 연속적인 고리 형태의 단면 형상으로 이루어질 수 있다. 이 개구부(432)에 의해 둘러싸이는 식각버퍼층(430)은 관통전극(114)의 단부와 중첩된다. 일 예에서 식각버퍼층(430)은 칩 바디(110)를 구성하는 물질과의 식각선택비가 낮은 물질층으로 형성할 수 있다.
도 9를 참조하면, 식각버퍼층(430) 및 칩 바디(110)의 제3 면(111')에 대한 식각을 수행한다. 식각버퍼층(430)이 식각되는 동안, 칩 바디(110)의 제3 면(111') 중에서 개구부(432)에 의해 노출되었던 표면에 대해 먼저 식각이 이루어지고, 식각버퍼층(430)으로 덮인 부분에서는 식각버퍼층(430)이 모두 제거된 후부터 식각이 이루어진다. 이에 따라 식각버퍼층(430)으로 덮인 부분에서는 칩 바디(110)의 제1 면(111)이 한정되고, 개구부(432)가 있던 위치에는 일정 깊이의 함몰 구조(116)가 만들어진다. 함몰 구조(116)의 바닥면과 칩 바디(110)의 제1 면(111)은 일정 크기의 높이차(t4)를 갖는다. 위 식각은 관통전극(114)의 단부가 칩 바디의 제1 면(111) 표면으로부터 일정 높이로 돌출될 때까지 수행한다.
도 10을 참조하면, 칩 바디(110)의 제1 면(111)과 관통전극(114)의 돌출부분을 덮는 패시베이션층(160)을 형성한다. 패시베이션층(160)은 제1 패시베이션층(161) 및 제2 패시베이션층(162)의 적층 구조로 형성할 수 있다. 제1 패시베이션층(161) 및 제2 패시베이션층(162)은 각각 옥사이드층 및 나이트라이드층으로 형성할 수 있다. 패시베이션층(160)은 충분히 얇은 두께로 형성하여 칩 바디(110)의 제1 면(111) 위의 패시베이션층(160) 표면과 함몰 구조(116)의 바닥면 위의 패시베이션층(160) 표면 사이의 높이차(t5)가 존재하도록 한다. 이 높이차(t5)는 칩 바디(110)의 제1 면(111) 및 함몰 구조(116)의 바닥면 사이의 높이차(t4)와 실질적으로 동일할 수 있다.
도 11을 참조하면, 관통전극(114) 단부 표면이 노출되도록 평탄화 공정을 수행한다. 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있다. 평탄화 공정은 칩 바디(110)의 제1 면(111) 위의 패시베이션층(160) 상부면을 타겟(target)으로 설정하여 수행할 수 있다. 이에 따라 관통전극(114)의 단부 표면은 패시베이션층(160)의 상부 표면과 동일한 평면 레벨상에서 외부로 노출된다.
도 12을 참조하면, 패시베이션층(160) 및 관통전극(114)의 노출 표면 위에 시드층(171)을 형성한다. 시드층(171)은 장벽금속층을 포함할 수 있다. 일 예에서 시드층(171)은 구리(Cu)층으로 형성할 수 있다. 시드층(171)은 칩 바디(110)의 제1 면(111) 위의 패시베이션층(160)에 부착되며, 또한 함몰 구조(116)의 측면 및 바닥에도 부착된다. 이에 따라 평평한 표면상에만 부착되는 경우에 비하여 더 넓은 접촉 면적을 가질 수 있으며, 이에 따라 패시베이션층(160)과의 부착력 또한 증가될 수 있다. 시드층(171) 위에 시드층(171)의 일부 표면을 노출시키는 개구부(442)를 갖는 마스크층패턴(440)을 형성한다. 일 예에서 마스크층패턴(440)은 포토레지스트층으로 형성할 수 있다. 개구부(442)에 의해 관통전극(114) 위의 패시베이션층(160)과 함몰 구조(116)를 덮는 패시베이션층(160)이 노출된다.
도 13을 참조하면, 시드층(171)을 이용한 도금 공정을 수행하여 제1 후면범프(172), 제2 후면범프(173), 및 제3 후면범프(174)를 형성한다. 일 예에서 제1 후면범프(172), 제2 후면범프(173), 및 제3 후면범프(174)는 각각 구리(Cu), 니켈(Ni), 및 골드(Au) 재질로 형성할 수 있다. 다음에 마스크층패턴(440)을 제거한다.
도 14를 참조하면, 패시베이션층(160) 위에서 노출된 시드층(171)의 일부를 제거하여, 시드층(171), 제1 후면범프(172), 제2 후면범프(173), 및 제3 후면범프(174)가 적층되어 구성되는 후면범프(170)를 형성한다. 이 제거는 습식 식각 방법을 사용하여 수행할 수 있다.
도 15 내지 도 22는 본 개시의 다른 예에 따른 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 15를 참조하면, 초기 후면인 제3 면(211')과 전면인 제2 면(212)을 갖는 칩 바디(210)의 제2 면(212) 위에 활성층(218)을 형성한다. 활성층(218)은 집적회로를 구성하는 트랜지스터와 같은 회로소자들과, 배선 구조들과, 그리고 회로소자들 및 배선구조들을 덮는 절연층을 포함할 수 있다. 활성층(218) 표면으로 일 단부가 노출되면서 제3 면(211')을 향해 연장되는 관통전극(214)을 형성한다. 이를 위해 먼저 활성층(218) 표면으로부터 일정 깊이의 비아홀(213)을 형성한다. 비아홀(213) 내벽에 확산방지층(215)을 형성한다. 확산방지층(215)이 형성된 비아홀(213) 내부를 구리(Cu)와 같은 도전층으로 채워서 관통전극(214)을 형성한다.
관통전극(214)의 노출 단부 위에 접속패드(230)를 형성한다. 접속패드(230)는 절연층(220)의 개구부 내에 배치된다. 접속패드(230)의 노출 표면과 컨택되도록 전면범프(240)를 형성한다. 전면범프(240)는 제1 전면범프(241) 및 제2 전면범프(242)의 적층 형태로 형성할 수 있다. 제1 전면범프(241) 및 제2 전면범프(242)는 각각 구리(Cu) 및 니켈(Ni) 재질로 형성할 수 있다. 전면범프(240) 위에 솔더층(250)을 형성한다. 전면범프(240) 및 솔더층(250)이 형성된 칩 바디(210)를 접착층(510)을 이용하여 캐리어 기판(carrier substrate)와 같은 보조기판(520)에 부착한다. 이 부착은 칩 바디(210)의 초기 후면인 제3 면(211') 부분이 위로 노출되도록 수행한다.
도 16을 참조하면, 칩 바디(210)의 제3 면(도 15의 211')에 대한 평탄화를 수행한다. 평탄화는 화학적기계적연마(CMP) 방법을 사용하여 수행할 수 있다. 이 평탄화에 의해, 칩 바디(110)의 후면인 제1 면(211)이 한정되며, 관통전극(214) 및 확산방지층(215)이 제1 면(211) 위로 돌출된다. 칩 바디(210)의 제1 면(211) 위에 식각버퍼층(530)을 형성한다. 식각버퍼층(530)은 칩 바디(210)의 제1 면(211)의 일부 표면과 관통전극(214) 및 확산방지층(215)의 돌출부분을 노출시키는 개구부(532)를 갖는다. 식각버퍼층(530)은, 연속적인 고리 형태의 단면 형상으로 이루어질 수 있다. 이 식각버퍼층(530)의 내주면 내부에서 관통전극(214) 및 확산방지층(215)의 돌출부분이 노출된다. 일 예에서 식각버퍼층(530)은 칩 바디(210)를 구성하는 물질과의 식각선택비가 낮은 물질층으로 형성할 수 있다.
도 17을 참조하면, 식각버퍼층(530) 및 칩 바디(210)의 제1 면(211)에 대한 식각을 수행한다. 식각버퍼층(530)이 식각되는 동안, 칩 바디(210)의 제1 면(211) 중에서 개구부(532)에 의해 노출되었던 표면에 대해 먼저 식각이 이루어지고, 식각버퍼층(530)으로 덮인 부분에서는 식각버퍼층(530)이 모두 제거된 후부터 식각이 이루어진다. 이에 따라 식각버퍼층(530)으로 덮인 부분에서는 일정 높이의 돌출 구조(216)가 만들어진다. 돌출 구조(216)의 상부면과 칩 바디(210)의 제1 면(211)은 일정 크기의 높이차(t6)를 갖는다. 일 예에서 식각은 칩 바디(210)에 대한 식각율보다 식각버퍼층(530)에 대한 식각율이 높도록 하는 조건으로 수행한다. 이에 따라 돌출 구조(216)의 상부면과 칩 바디(210)의 제1 면(211) 사이의 높이차(t6)는 식각버퍼층(530)의 두께보다 작을 수 있다.
도 18을 참조하면, 돌출 구조(216)를 갖는 칩 바디(210)의 제1 면(211)과 관통전극(214) 및 확산방지층(215)의 돌출부분을 덮는 패시베이션층(120)을 형성한다. 패시베이션층(260)은 제1 패시베이션층(261) 및 제2 패시베이션층(262)의 적층 구조로 형성할 수 있다. 제1 패시베이션층(261) 및 제2 패시베이션층(262)은 각각 옥사이드층 및 나이트라이드층으로 형성할 수 있다. 패시베이션층(260)은 충분히 얇은 두께로 형성하여 칩 바디(210)의 제1 면(211) 위의 패시베이션층(260) 표면과 돌출 구조(216)의 상부면 위의 패시베이션층(260) 표면 사이의 높이차(t7)가 존재하도록 한다. 이 높이차(t7)는 칩 바디(210)의 제1 면(211) 및 돌출 구조(216)의 상부면 사이의 높이차(t6)와 실질적으로 동일할 수 있다.
도 19를 참조하면, 관통전극(214) 단부 표면이 노출되도록 평탄화 공정을 수행한다. 평탄화 공정은 화학적기계적연마(CMP) 방법을 사용하여 수행할 수 있다. 평탄화 공정은 돌출 구조(216)의 상부면 위에 배치되는 패시베이션층(260)의 상부면을 타겟(target)으로 설정하여 수행할 수 있다. 이에 따라 관통전극(214)의 단부 표면은 패시베이션층(260)의 상부 표면과 동일한 평면 레벨상에서 외부로 노출된다.
도 20을 참조하면, 패시베이션층(260) 및 관통전극(214)의 노출 표면 위에 시드층(271)을 형성한다. 시드층(271)은 장벽금속층을 포함할 수 있다. 일 예에서 시드층(271)은 구리(Cu)층으로 형성할 수 있다. 시드층(271)은 칩 바디(210)의 제1 면(211) 위의 패시베이션층(260)에 부착되며, 또한 돌출 구조(216)의 측면 및 상부면에도 부착된다. 이에 따라 평평한 표면상에만 부착되는 경우에 비하여 더 넓은 접촉 면적을 가질 수 있으며, 이에 따라 패시베이션층(260)과의 부착력 또한 증가될 수 있다. 시드층(271) 위에 시드층(271)의 일부 표면을 노출시키는 개구부(542)를 갖는 마스크층패턴(540)을 형성한다. 일 예에서 마스크층패턴(540)은 포토레지스트층으로 형성할 수 있다. 개구부(542)에 의해 관통전극(214) 위의 패시베이션층(260)과 돌출 구조(216)를 덮는 패시베이션층(260)이 노출된다.
도 21을 참조하면, 시드층(271)을 이용한 도금 공정을 수행하여 제1 후면범프(272), 제2 후면범프(273), 및 제3 후면범프(274)를 형성한다. 일 예에서 제1 후면범프(272), 제2 후면범프(273), 및 제3 후면범프(274)는 각각 구리(Cu), 니켈(Ni), 및 골드(Au) 재질로 형성할 수 있다. 다음에 마스크층패턴(540)을 제거한다.
도 22를 참조하면, 마스크층패턴(540)을 제거함에 따라 패시베이션층(260) 위에서 노출되는 시드층(271)의 노출 부분을 제거하여, 시드층(271), 제1 후면범프(272), 제2 후면범프(273), 및 제3 후면범프(274)가 적층되어 구성되는 후면범프(270)를 형성한다. 이 제거는 습식 식각 방법을 사용하여 수행할 수 있다.
도 23 내지 도 30은 본 개시의 또 다른 예에 따른 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 23을 참조하면, 초기 후면인 제3 면(311')과 전면인 제2 면(312)을 갖는 칩 바디(310)의 제2 면(312) 위에 활성층(318)을 형성한다. 활성층(318)은 집적회로를 구성하는 트랜지스터와 같은 회로소자들과, 배선 구조들과, 그리고 회로소자들 및 배선구조들을 덮는 절연층을 포함할 수 있다. 활성층(318) 표면으로 일 단부가 노출되면서 제3 면(311')을 향해 연장되는 관통전극(314)을 형성한다. 이를 위해 먼저 활성층(318) 표면으로부터 일정 깊이의 비아홀(313)을 형성한다. 비아홀(313) 내벽에 확산방지층(315)을 형성한다. 확산방지층(315)이 형성된 비아홀(313) 내부를 구리(Cu)와 같은 도전층으로 채워서 관통전극(314)을 형성한다.
관통전극(314)의 노출 단부 위에 접속패드(330)를 형성한다. 접속패드(330)는 절연층(320)의 개구부 내에 배치된다. 접속패드(330)의 노출 표면과 컨택되도록 전면범프(340)를 형성한다. 전면범프(340)는 제1 전면범프(341) 및 제2 전면범프(342)의 적층 형태로 형성할 수 있다. 제1 전면범프(341) 및 제2 전면범프(342)는 각각 구리(Cu) 및 니켈(Ni) 재질로 형성할 수 있다. 전면범프(340) 위에 솔더층(350)을 형성한다. 전면범프(340) 및 솔더층(350)이 형성된 칩 바디(310)를 접착층(610)을 이용하여 캐리어 기판(carrier substrate)와 같은 보조기판(620)에 부착한다. 이 부착은 칩 바디(310)의 초기 후면인 제3 면(311') 부분이 위로 노출되도록 수행한다.
도 24를 참조하면, 칩 바디(310)의 제3 면(311')에 대한 전면 식각을 수행하여 관통전극(314) 및 확산장벽층(315)의 단부가 칩 바디(310)로부터 노출되도록 한다. 다음에 관통전극(314) 및 확산장벽층(315)의 노출부분과, 관통전극(314) 및 확산장벽층(315)에 인접하는 칩 바디(310)의 표면 위에 식각버퍼층(630)을 형성한다. 식각버퍼층(630)은 칩 바디(310)의 일부 표면을 노출시키는 개구부(632)를 갖는다. 식각버퍼층(630)은 원형의 단면 형상으로 이루어질 수 있다. 일 예에서 식각버퍼층(630)은 칩 바디(310)를 구성하는 물질과의 식각선택비가 낮은 물질층으로 형성할 수 있다.
도 25를 참조하면, 식각버퍼층(630) 및 칩 바디(310)에 대한 식각을 수행한다. 식각버퍼층(630)이 식각되는 동안, 칩 바디(310)의 표면 중에서 개구부(632)에 의해 노출되었던 표면에 대해 먼저 식각이 이루어지고, 식각버퍼층(630)으로 덮인 부분에서는 식각버퍼층(630)이 모두 제거된 후부터 식각이 이루어진다. 이에 따라 개구부(632)에 의해 칩 바디(310)의 표면이 노출되었던 부분에서는 칩 바디(310)의 제1 면(311)이 한정되고, 식각버퍼층(630)이 있던 위치에는 일정 높이의 돌출 구조(316)가 만들어진다. 돌출 구조(316)의 바닥면과 칩 바디(310)의 제1 면(311)은 일정 크기의 높이차(t8)를 갖는다.
도 26을 참조하면, 칩 바디(310)의 제1 면(311)과 관통전극(314)의 돌출부분을 덮는 패시베이션층(360)을 형성한다. 패시베이션층(360)은 제1 패시베이션층(361) 및 제2 패시베이션층(362)의 적층 구조로 형성할 수 있다. 제1 패시베이션층(361) 및 제2 패시베이션층(362)은 각각 옥사이드층 및 나이트라이드층으로 형성할 수 있다. 패시베이션층(360)은 충분히 얇은 두께로 형성하여 칩 바디(310)의 제1 면(311) 위의 패시베이션층(360) 표면과 돌출 구조(316)의 상부면 위의 패시베이션층(360) 표면 사이의 높이차(t9)가 존재하도록 한다. 이 높이차(t9)는 칩 바디(310)의 제1 면(311) 및 돌출 구조(316)의 상부면 사이의 높이차(t8)와 실질적으로 동일할 수 있다.
도 27을 참조하면, 관통전극(314) 단부 표면이 노출되도록 평탄화 공정을 수행한다. 평탄화 공정은 화학적기계적연마(CMP) 방법을 사용하여 수행할 수 있다. 평탄화 공정은 돌출 구조(316) 상부면 위의 패시베이션층(360) 상부면을 타겟(target)으로 설정하여 수행할 수 있다. 이에 따라 관통전극(314)의 단부 표면은 돌출 구조(316) 상부면 위의 패시베이션층(360)의 상부 표면과 동일한 평면 레벨상에서 외부로 노출된다.
도 28을 참조하면, 패시베이션층(360) 및 관통전극(314)의 노출 표면 위에 시드층(371)을 형성한다. 시드층(371)은 장벽금속층을 포함할 수 있다. 일 예에서 시드층(371)은 구리(Cu)층으로 형성할 수 있다. 시드층(371)은 칩 바디(310)의 제1 면(311) 위의 패시베이션층(360)에 부착되며, 또한 돌출 구조(316)의 측면 및 상부면에도 부착된다. 이에 따라 평평한 표면상에만 부착되는 경우에 비하여 더 넓은 접촉 면적을 가질 수 있으며, 이에 따라 패시베이션층(360)과의 부착력 또한 증가될 수 있다. 시드층(371) 위에 시드층(371)의 일부 표면을 노출시키는 개구부(642)를 갖는 마스크층패턴(640)을 형성한다. 일 예에서 마스크층패턴(640)은 포토레지스트층으로 형성할 수 있다. 개구부(642)에 의해 관통전극(314) 위의 패시베이션층(360)과 돌출 구조(316)를 덮는 패시베이션층(360)이 노출된다.
도 29를 참조하면, 시드층(371)을 이용한 도금 공정을 수행하여 제1 후면범프(372), 제2 후면범프(373), 및 제3 후면범프(374)를 형성한다. 일 예에서 제1 후면범프(372), 제2 후면범프(373), 및 제3 후면범프(374)는 각각 구리(Cu), 니켈(Ni), 및 골드(Au) 재질로 형성할 수 있다. 다음에 마스크층패턴(640)을 제거한다.
도 30을 참조하면, 패시베이션층(360) 위에서 노출된 시드층(371)의 일부를 제거하여, 시드층(371), 제1 후면범프(372), 제2 후면범프(373), 및 제3 후면범프(374)가 적층되어 구성되는 후면범프(370)를 형성한다. 이 제거는 습식 식각 방법을 사용하여 수행할 수 있다.
110...칩 바디 116...함몰 구조
120...절연층 130...접속패드
140...전면 범프 150...솔더층
160...패시베이션층 170...후면 범프

Claims (26)

  1. 높이차를 갖는 형상의 일 면을 갖는 칩 바디;
    상기 칩 바디를 실질적으로 관통하여 단부면이 상기 일 면에서 노출되는 관통전극;
    상기 높이차를 갖는 형상을 유지하면서 상기 칩 바디의 일 면 위에 배치되는 패시베이션층; 및
    상기 높이차를 갖는 형상에 중첩되도록 상기 패시베이션층 및 상기 관통전극의 노출 단부면 위에 배치되는 범프를 포함하는 반도체소자.
  2. 제1항에 있어서,
    상기 칩 바디의 일 면은, 활성영역이 배치되는 면의 반대면인 반도체소자.
  3. 제1항에 있어서, 상기 칩 바디의 일 면은,
    제1 평면 레벨의 상부면을 갖는 제1 영역 및 제3 영역; 및
    상기 제1 영역 및 제3 영역 사이에 배치되며 상기 제1 평면 레벨보다 낮은 제2 평면 레벨의 상부면을 갖는 제2 영역을 포함하는 반도체소자.
  4. 제3항에 있어서,
    상기 제2 영역은, 상기 제1 영역 및 제3 영역의 칩 바디의 일 면으로부터 일정 깊이로 함몰된 트랜치 형태의 함몰 구조로 이루어지는 반도체소자.
  5. 제3항에 있어서,
    상기 관통전극의 단부면은 상기 제1 영역의 중심부에서 노출되는 반도체소자.
  6. 제5항에 있어서,
    상기 관통전극의 노출 단부면은 상기 제2 영역의 내측면과 일정 간격 이격되는 반도체소자.
  7. 제3항에 있어서,
    상기 범프는, 상기 제1 영역의 전체, 상기 제2 영역의 전체, 및 상기 제3 영역의 일부와 중첩되도록 배치되는 반도체소자.
  8. 제7항에 있어서,
    상기 범프는 상기 제2 영역의 함몰구조의 양 측면 및 바닥면 위의 패시베이션층과 접촉되도록 배치되는 반도체소자.
  9. 제1항에 있어서, 상기 칩 바디의 일 면은,
    제1 평면 레벨의 상부면을 갖는 제1 영역 및 제3 영역; 및
    상기 제1 영역 및 제3 영역 사이에 배치되며 상기 제1 평면 레벨보다 높은 제2 평면 레벨의 상부면을 갖는 제2 영역을 포함하는 반도체소자.
  10. 제9항에 있어서,
    상기 제2 영역은, 상기 제1 영역 및 제3 영역의 칩 바디의 일 면으로부터 일정 높이로 돌출된 돌출 구조로 이루어지는 반도체소자.
  11. 제9항에 있어서,
    상기 관통전극의 단부면은, 상기 제1 영역의 칩 바디의 일 표면으로부터 일정 높이로 돌출되면서 상기 제1 영역의 중심부에서 노출되는 반도체소자.
  12. 제11항에 있어서,
    상기 관통전극의 노출 단부면은 상기 제2 영역의 내측면과 일정 간격 이격되는 반도체소자.
  13. 제9항에 있어서,
    상기 범프는, 상기 제1 영역의 전체, 상기 제2 영역의 전체, 및 상기 제3 영역의 일부와 중첩되도록 배치되는 반도체소자.
  14. 제13항에 있어서,
    상기 범프는, 상기 제2 영역의 돌출구조의 양 측면 및 상부면 위의 패시베이션층과 접촉되도록 배치되는 반도체소자.
  15. 제14항에 있어서,
    상기 범프는, 상기 제1 영역의 관통전극의 돌출된 부분의 측면 위의 패시베이션층과 접촉되도록 배치되는 반도체소자.
  16. 제1항에 있어서, 상기 칩 바디의 일 면은,
    제1 평면 레벨의 상부면을 갖는 제1 영역; 및
    상기 제1 영역을 둘러싸며 상기 제1 평면 레벨보다 낮은 제2 평면 레벨의 상부면을 갖는 제2 영역을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 영역은, 상기 제2 영역의 칩 바디의 일 면으로부터 일정 높이로 돌출된 돌출구조를 갖는 반도체소자.
  18. 제17항에 있어서,
    상기 관통전극의 단부면은 상기 제1 영역의 중심부에서 노출되는 반도체 소자.
  19. 제18항에 있어서,
    상기 범프는, 상기 제2 영역의 전체 및 상기 제1 영역의 일부와 중첩되도록 배치되는 반도체소자.
  20. 제19항에 있어서,
    상기 범프는, 상기 돌출구조의 측면 위의 패시베이션층과 접촉되도록 배치되는 반도체소자.
  21. 기판을 실질적으로 관통하여 단부가 일 면으로부터 돌출되는 관통전극을 갖는 칩 바디의 상기 일 면에 높이차를 갖는 형상을 형성하는 단계;
    상기 높이차를 갖는 형상이 유지되도록 상기 칩 바디의 일 면 및 관통전극의 돌출부 위에 패시베이션층을 형성하는 단계;
    상기 관통전극의 돌출 부분을 제거하여 관통전극의 일 단부가 상기 칩 바디의 일 면 위의 패시베이션층에 의해 노출되도록 하는 단계: 및
    상기 높이차를 갖는 형상과 중첩되도록 상기 관통전극의 노출 단부와 패시베이션층 위에 범프를 형성하는 단계를 포함하는 반도체소자 제조방법.
  22. 제21항에 있어서, 칩 바디의 상기 일 면에 높이차를 갖는 형상을 형성하는 단계는,
    상기 칩 바디의 일 면의 일부 표면 위에 식각버퍼층을 형성하는 단계; 및
    상기 식각버퍼층 및 상기 칩 바디의 노출 표면에 대한 식각을 수행하는 단계를 포함하는 반도체소자의 제조방법.
  23. 제22항에 있어서,
    상기 식각버퍼층은, 상기 칩 바디의 일 면의 일부를 노출시키되, 연속적인 고리 형태의 평면 형상을 갖는 개구부를 포함하는 반도체소자의 제조방법.
  24. 제22항에 있어서,
    상기 식각버퍼층은, 상기 칩 바디의 일면의 일부를 덮되, 연속적인 고리 형태의 평면 형상으로 이루어지는 반도체소자의 제조방법.
  25. 제22항에 있어서,
    상기 식각버퍼층은, 상기 칩 바디의 일 면을 덮되, 원형의 평면 형상으로 이루어지는 반도체소자의 제조방법.
  26. 제22항에 있어서,
    상기 식각버퍼층은 상기 칩 바디를 구성하는 물질과의 식각선택비가 낮은 물질층으로 형성하는 반도체소자의 제조방법.
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