KR102222485B1 - 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법 - Google Patents

관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR102222485B1
KR102222485B1 KR1020140124451A KR20140124451A KR102222485B1 KR 102222485 B1 KR102222485 B1 KR 102222485B1 KR 1020140124451 A KR1020140124451 A KR 1020140124451A KR 20140124451 A KR20140124451 A KR 20140124451A KR 102222485 B1 KR102222485 B1 KR 102222485B1
Authority
KR
South Korea
Prior art keywords
electrode
protrusion
substrate
passivation pattern
payment
Prior art date
Application number
KR1020140124451A
Other languages
English (en)
Other versions
KR20160033489A (ko
Inventor
양주헌
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140124451A priority Critical patent/KR102222485B1/ko
Priority to US14/621,140 priority patent/US9129963B1/en
Priority to CN201510289069.5A priority patent/CN106206498B/zh
Publication of KR20160033489A publication Critical patent/KR20160033489A/ko
Application granted granted Critical
Publication of KR102222485B1 publication Critical patent/KR102222485B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/11831—Reworking, e.g. shaping involving a chemical process, e.g. etching the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191—Forming a passivation layer after forming the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

관통 전극을 갖는 반도체 소자는, 제1 면 및 제2 면을 포함하는 기판; 기판의 제1 면으로부터 제2 면으로 관통하며, 기판의 제2 면으로부터 돌출한 돌기부를 갖는 관통 전극; 관통 전극과 전기적으로 연결되고 기판의 제1 면상에 형성된 전면 범프; 기판의 제1 면 상에 배치되고, 전면 범프의 상부면보다 소정 높이만큼 돌출된 제1 돌출부를 포함하여 형성된 제1 패시베이션 패턴; 및 관통 전극의 돌출부의 측벽의 일부를 덮고 돌출부 방향으로 돌출된 제2 돌출부를 포함하여 형성된 제2 패시베이션 패턴을 포함한다.

Description

관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법{Semiconductor device having through via, semiconductor package including the same and the method for manufacturing semiconductor device}
본 출원은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리의 저장용량을 증대시키는 방법가운데 하나로 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 패키징하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있는 이점이 있다.
멀티 칩 패키지 기술은 적층되는 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 이러한 단점을 개선하기 위하여 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극(TSV)을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다. 관통 전극 기술은 다수의 칩을 하나의 패키지에 적층할 수 있어 고용량 패키지 개발이 가능하면서 적층된 칩 간에 다수의 연결 구현이 가능하여 총 대역폭(bandwidth)을 향상시킬 수 있는 장점이 있다.
본 출원이 해결하고자 하는 과제는, 패시베이션 패턴을 가지는 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법을 제공한다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 반도체 소자를 제조하는 방법을 제공하는 것이다.
일 예에 따른 관통 전극을 갖는 반도체 소자는, 제1 면 및 제2 면을 포함하는 기판; 상기 기판의 상기 제1 면으로부터 상기 제2 면으로 관통하며, 상기 기판의 상기 제2 면으로부터 돌출한 돌기부를 갖는 관통 전극; 상기 관통 전극과 전기적으로 연결되고 상기 기판의 제1 면상에 형성된 전면 범프; 상기 기판의 제1 면 상에 배치되고, 상기 전면 범프의 상부면보다 소정 높이만큼 돌출된 제1 돌출부를 포함하여 형성된 제1 패시베이션 패턴; 및 상기 관통 전극의 상기 돌출부의 측벽의 일부를 덮고 상기 돌출부 방향으로 돌출된 제2 돌출부를 포함하여 형성된 제2 패시베이션 패턴을 포함한다.
일 예에 따른 반도체 패키지는, 제1 면 및 제2 면을 포함하는 기판, 상기 기판을 관통하고 상기 제2 면으로부터 돌출한 돌기부를 갖는 관통 전극, 상기 관통 전극의 일 단부에 전기적으로 연결된 전면 범프와, 상기 기판의 제1 면 상에 배치되고, 상기 전면 범프 방향으로 돌출된 제1 돌출부를 포함하여 형성된 제1 패시베이션 패턴; 및 상기 관통 전극의 측벽의 일부를 덮고 상기 돌기부 방향으로 돌출된 제2 돌출부를 포함하여 형성된 제2 패시베이션 패턴을 포함하는 하부 반도체 칩; 및 상기 하부 반도체 칩의 제1 패시베이션 패턴과 접합된 상부 반도체 칩을 구비하며, 상기 상부 반도체 칩의 관통 전극의 돌기부가 상기 하부 반도체 칩의 전면 범프에 삽입된 구조를 포함한다.
일 예에 따르는 반도체 소자의 제조방법은, 기판의 제1 면으로부터 제2 면으로 관통하며, 상기 기판의 상기 제2 면으로부터 돌출한 돌출부를 갖는 관통 전극을 형성하는 단계; 상기 기판의 제1 면 상에 제1 돌출부 및 제1 홈 부를 포함하는 제1 패시베이션 패턴을 형성하는 단계; 상기 기판의 제1 면 상에 상기 관통 전극과 전기적으로 연결되는 전면 범프를 형성하는 단계; 상기 제2 면을 리세스시켜 상기 관통 전극을 상기 리세스된 제2 면으로부터 돌출시키는 단계; 및 상기 관통 전극의 돌출된 부분의 측벽 일부를 둘러싸면서 제2 돌출부 및 제2 홈 부를 포함하는 제2 패시베이션 패턴을 형성하는 단계를 포함한다.
여러 예들에 따르면, 본 기술에 따른 반도체 소자는 반도체 칩의 전면부 및 후면부에 요철 형상을 가지는 패시베이션 패턴을 도입하여 상, 하부에서 다른 반도체 칩과 적층시 접합 강도를 향상시킬 수 있는 이점이 있다.
또한, 다른 반도체 칩과 적층시 관통 전극의 금속 전극이 하부에 전면 범프에 삽입되면서 발생할 수 있는 솔더 오버 플로우 현상을 패시베이션 패턴이 방지턱 역할을 하여 방지할 수 있다.
아울러, 후면 범프를 형성하는 공정을 진행하지 않아 공정 단계를 감소시킬 수 있는 이점이 있다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 단면도이다.
도 2는 다른 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 단면도이다.
도 3 내지 도 12는 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 13 및 도 14는 일 예에 따른 반도체 소자의 적층 패키지를 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 단면도이다.
도 1을 참조하면, 본 기술에 따른 반도체 소자는 기판(10)과, 기판(10)의 내부를 관통하는 관통 전극(44)과, 기판(10)의 제1 면(10a) 상에 배치되면서 관통 전극(44)과 전기적으로 연결된 전면 범프(32)가 배치되는 구조를 포함한다.
기판(10)의 제1 면(10a)은 활성 영역이 존재하는 전면부(front-side)이고, 제2 면(10b)은 전면부에 반대되는 면인 후면부(back-side)로 정의될 수 있다. 기판(10)의 제1 면(10a) 상에는 게이트(12) 및 소스/드레인(14)을 포함하는 트랜지스터를 포함할 수 있다. 트랜지스터 상에는 층간절연막(16), 게이트(12)와 소스/드레인(14)에 전기적 신호를 인가하기 위한 비트라인 등의 회로패턴(18)들을 포함하여 구성될 수 있다.
관통 전극(44)은 기판(10)의 제1 면(10a)으로부터 제2 면(10b)을 관통하는 관통 홀(through hole)이 금속 전극(42)으로 채워진 형상으로 구성될 수 있다. 관통 홀을 채우는 금속 전극(42)은 일 예에서, 구리(Cu)를 포함할 수 있다. 관통 홀의 벽면과 금속 전극(42) 사이에는 배리어층(40)이 배치될 수 있다. 배리어층(40)은 관통 전극(44)을 구성하는 금속 전극(42)이 기판(10) 내부로 확산되는 것을 억제하기 위해 배치된다. 관통 전극(44)의 일 단부는 기판(10)의 제1 면(10a) 방향으로 배치되고, 관통 전극(44)의 타 단부는 기판(10)의 제2 면(10b) 방향으로 배치된다.
관통 전극(44)의 일 단부는 일 실시예에서, 단면이 일직선의 형상을 가지게 형성할 수 있다. 관통 전극(44)의 일 단부는 도시하지는 않았지만, 다른 실시예에서, 관통 전극(44)의 일 단부가 기판(10)의 제1 면(10a) 상으로 연장하여 단면이'T'자 형상을 가지게 형성할 수도 있다. 관통 전극(44)은 배선부(47)를 통해 회로 패턴(18)으로 연결될 수 있다. 배선부(47)는 관통 전극(44)의 일 단부 상에 형성된 배선 패턴(45) 및 수직 플러그(46)를 포함할 수 있다. 배선부(47)는 층간절연막(16)에 의해 덮일 수 있다. 회로 패턴(18)은 외부 회로기판 등과 전기적으로 연결하기 위한 본딩 패드(20)로 연결될 수 있다. 회로 패턴(18) 및 본딩 패드(20)의 일부분은 제1 절연층(21)으로 덮여 있다. 제1 절연층(21) 상부에는 제2 절연층(22)이 배치되고, 제2 절연층(22) 상에는 제1 패시베이션 패턴(24)이 배치된다. 제2 절연층(22) 및 제1 패시베이션 패턴(24)은 개구부(23)를 포함한다. 본딩 패드(20)의 상부면은 제2 절연층(22) 및 제1 패시베이션 패턴(24)의 개구부(23)에 의해 노출될 수 있다. 여기서 본딩 패드(20)는 알루미늄(Al) 재질 또는 구리(Cu) 재질을 포함할 수 있다.
개구부(23)에는 본딩 패드(20)와 전기적으로 연결되는 전면 범프(front-side bump, 32)가 형성될 수 있다. 전면 범프(32)는 제1 금속층(28) 및 제1 금속층(28) 상에 형성된 제2 금속층(30)을 포함하여 구성될 수 있다. 제1 금속층(28)은 필라(pillar) 형상으로 형성될 수 있고, 구리(Cu) 재질을 포함할 수 있다. 제2 금속층(30)은 은(Ag) 또는 주석(Sn)을 포함하는 물질로 이루어질 수 있다.
제1 패시베이션 패턴(24)은 전면 범프(32)의 상부면(top surface)으로부터 소정 높이만큼 돌출된 제1 돌출부(26) 및 제1 홈 부(27)를 포함하는 요철 형상으로 형성될 수 있다. 제1 패시베이션 패턴(24)은 절연성 물질을 포함하여 형성할 수 있고, 일 예에서 실리콘 산화물(SiO2)을 포함하여 형성할 수 있다.
관통 전극(44)의 일 단부와 반대 방향에 배치된 타 단부는 기판(10)의 제2 면(10b)의 표면으로부터 소정 높이만큼 돌출하여 노출된다. 기판(10)의 제2 면(10b) 상에는 하부 절연층(34) 및 상부 절연층(36)을 포함하는 제2 패시베이션 패턴(37)이 배치될 수 있다. 여기서 하부 절연층(34)은 절연성 물질을 포함하여 형성할 수 있고, 일 예에서 실리콘 질화물을 포함하여 형성할 수 있다. 하부 절연층(34) 상부에 배치된 상부 절연층(36)은 하부 절연층(34)과 상이한 절연성 물질을 포함하여 형성할 수 있고, 일 예에서 실리콘 산화물을 포함하여 형성할 수 있다. 제2 패시베이션 패턴(37)의 상부 절연층(36)은 제2 돌출부(38) 및 제2 홈 부(39)를 포함하는 요철 형상을 가지게 형성될 수 있다. 여기서 제1 패시베이션 패턴(24)의 제1 돌출부(26)와 제2 패시베이션 패턴(37)의 제2 돌출부(38)는 동일한 높이(h1, h2)를 가지게 형성될 수 있다.
한편, 관통 전극(44)은 타 단부에서 금속 전극(42)의 일부분이 제2 패시베이션 패턴(36)의 제2 홈부(39)의 바닥면으로부터 소정 높이(d1)만큼 돌출하여 노출될 수 있다. 여기서 제1 패시베이션 패턴(24)의 제1 돌출부(26)는 제2 패시베이션 패턴(37)의 제2 홈부(39)와 대응하는 위치에 배치되고, 제1 패시베이션 패턴(24)의 제1 홈부(27)는 제2 패시베이션 패턴(38)의 제2 돌출부(26)와 대응되는 위치에 배치될 수 있다.
한편, 관통 전극(44)의 금속 전극(42)이 노출된 표면에 캡핑층을 더 포함하여 구성할 수 있다. 이하 도 2를 참조하여 설명하기로 한다.
도 2는 다른 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 단면도이다. 여기서 도 1에서 설명한 내용은 간단히 설명하거나 생략하기로 한다.
도 2를 참조하면, 반도체 소자는 기판(10)의 내부를 관통하는 관통 전극(44)과, 기판(10)의 제1 면(10a) 상에 배치되면서 관통 전극(44)과 전기적으로 연결된 전면 범프(32)가 배치되는 구조를 포함한다. 기판(10)의 제1 면(10a) 방향에는 요철 형상의 제1 패시베이션 패턴(24)이 배치되고, 기판(10)의 제2면(10b) 방향에는 요철 형상의 제2 패시베이션 패턴(37)이 배치된다.
관통 전극(44)은 금속 전극(42)의 일부분이 돌출하여 노출될 수 있다. 금속 전극(42)의 노출된 부분은 캡핑층(54)으로 덮여 있다. 캡핑층(54)은 제1 캡핑층(50) 및 제2 캡핑층(52)이 적층된 구조로 형성될 수 있다. 여기서 제1 캡핑층(50)은 니켈(Ni)을 포함하고, 제2 캡핑층(52)은 금(Au)을 포함한다. 일 예에서 캡핑층(52)은 니켈(Ni) 또는 금(Au)의 단일 물질층으로 형성 될 수 있다.
관통 전극(44)의 금속 전극(42)이 노출된 상태에서 다른 반도체 소자와 접합하는 경우, 금속 전극(42)은 다른 반도체 소자의 전면 범프와 접합된다. 이 경우, 금속 전극(42)의 노출된 부분과 다른 반도체 소자의 전면 범프 사이의 반응에 의해 금속간 화합물층(IMC: Inter metalic compound)이 과도하게 성장될 수 있다. 이에 금속간 화합물층이 과도하게 성장하는 것을 방지하기 위해 금속 전극(42)의 노출된 표면에 캡핑층(54)을 도입할 수 있다. 여기서 캡핑층(54)은 무전해 도금 공정을 이용하여 형성할 수 있다.
도 3 내지 도 12는 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 3을 참조하면, 내부에 관통 전극(125)이 형성된 반도체 기판(100)을 준비한다. 반도체 기판(100)은 제1 면(100a)과 제1 면(100a)과 대향하는 제2 면(100b)을 가진다. 반도체 기판(100)의 제1 면(100a)은 전면부(front-side)이고, 제2 면(100b)은 후면부(back-side)로 정의될 수 있다. 본 실시예에서 '전면부'는 능동 소자 또는 수동 소자 등의 반도체 소자가 형성되는 면(활성 영역이 존재하는 면)을 가리키는 용어로 사용하며, '후면부'는 전면부와 반대되는 면을 가리키는 용어로 사용하기로 한다. 반도체 기판(100)은 반도체 메모리 소자, 로직 소자, 광소자 또는 디스플레이 소자 등을 제조하기 위한 기판일 수 있다. 메모리 소자인 경우 반도체 기판(100)은 실리콘 기판일 수 있으나, 이에 제한되는 것은 아니다.
반도체 기판(100)의 제1 면(100a)에는 공지의 반도체 제조기술을 사용하여 게이트(102) 및 소스/드레인(104)을 포함하는 트랜지스터가 제조될 수 있다. 트랜지스터 상에는 층간절연막(106)과, 게이트(102)와 소스/드레인(104)에 전기적 신호를 인가하기 위한 비트라인 등의 회로 패턴(130) 및 회로 패턴(130)을 덮는 제1 절연층(131)이 형성될 수 있다.
반도체 기판(100) 내에는 관통 전극(TSV: Through silicon via, 125)이 형성될 수 있다. 관통 전극(125)은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b) 방향으로 형성된 트렌치, 트렌치의 노출면 상에 형성된 배리어층(115) 및 배리어층(115) 상에 형성되고 트렌치를 채우는 금속 전극(120)을 포함하여 이루어질 수 있다. 일 예에서, 트렌치는 레이저 드릴(laser drill) 등의 방법을 이용하여 반도체 기판(100)을 선택적으로 제거하여 형성할 수 있다. 다음에 트렌치 내에 배리어층(115)을 형성하고, 금속 전극(120)으로 트렌치를 매립하여 관통 전극(125)을 형성할 수 있다. 다른 실시예에서, 관통 전극(125)은 트렌치를 채우고, 반도체 기판(100) 제1 면(100a)의 상부 면으로 연장하여 단면이'T'자 형상을 가지게 형성할 수도 있다. 배리어층(115)은 트렌치를 채우는 금속 전극(120)이 반도체 기판(100)으로 확산되는 것을 방지하는 역할을 한다. 배리어층(115)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN)의 그룹에서 적어도 하나 이상의 물질을 포함하여 형성할 수 있다.
트렌치를 채우는 금속 전극(120)은 구리(Cu), 은(Ag) 또는 주석(Sn)을 포함하는 물질을 이용할 수 있다. 여기서 도면에 비록 도시하지는 않았지만, 관통 전극(125)은 적어도 2개 이상의 관통 전극(125)들이 반도체 기판(100) 상에 소정 거리만큼 이격하여 배열된 형상을 가지게 배치될 수 있다. 관통 전극(125)은 반도체 기판(100)의 제1 면(100a) 방향으로 배치된 제1 단부 표면(125a)과 반도체 기판(100)의 제2 면(100b) 방향으로 배치된 제2 단부 표면(125b)을 포함한다.
관통 전극(125) 상에 회로 패턴(130)으로 연결되는 배선부(128)가 형성될 수 있다. 배선부(128)는 관통 전극(125)의 제1 단부 표면(125a) 상에 형성된 배선 패턴(126) 및 수직 플러그(127)를 포함할 수 있다. 수직 플러그(127) 상에 본딩 패드(135)가 형성될 수 있다. 본딩 패드(135)는 회로 패턴(130) 및 배선부(128)를 통하여 관통 전극(125)에 전기적으로 연결되도록 형성될 수 있다. 본딩 패드(135)는 외부 회로기판(도시하지 않음) 등에 전기적으로 연결될 수 있다. 본딩 패드(135)는 알루미늄(Al) 재질 또는 구리(Cu) 재질을 포함할 수 있다. 다음에 제1 절연층(131) 상에 회로 패턴(130) 및 본딩 패드(135)를 덮도록 제2 절연층(140)을 형성하고, 그 위에 제1 패시베이션층(142)을 형성한다. 제1 패시베이션층(142)은 절연성 물질을 포함하여 형성할 수 있고, 일 예에서 실리콘 산화물을 포함하여 형성할 수 있다.
도 4를 참조하면, 제1 패시베이션층(도 2의 142) 및 제2 절연층(140)을 선택적으로 식각하여 개구부(149)를 형성한다. 개구부(149)는 본딩 패드(135)의 표면 일부를 노출시키게 형성할 수 있다.
도 5를 참조하면, 도 4의 개구부(149)가 형성된 제1 패시베이션층(150)을 식각하여 제1 패시베이션 패턴(155)을 형성한다. 제1 패시베이션 패턴(155)은 제1 돌출부(152) 및 제1 홈 부(151)가 연결되는 요철 형상을 포함한다. 여기서 요철 형상은 건식 식각 방식으로 제1 패시베이션층(150)을 식각하여 형성할 수 있다. 제1 패시베이션 패턴(155)의 제1 돌출부(152)는 제1 홈 부(151)의 바닥면으로부터 제1 높이(h3)를 가지게 형성할 수 있다.
도 6을 참조하면, 본딩 패드(135) 상에 제1 금속층(160) 및 제2 금속층(165)을 형성하여 전면 범프(170)를 형성한다. 이를 위해 본딩 패드(135) 상에 시드 금속층(seed layer, 미도시함)을 형성한다. 다음에 시드 금속층 상에 제1 금속층(160) 및 제2 금속층(165)을 형성한다. 제1 금속층(160)은 전해 도금 공정으로 형성할 수 있다. 도금 공정을 수행하면 본딩 패드(135)가 노출된 부분에서 선택적으로 금속막이 성장하여 제1 금속층(160)이 형성될 수 있다. 제1 금속층(160)은 필라(pillr) 형상으로 형성될 수 있다. 다음에 제1 금속층(160) 상에 제2 금속층(165)을 형성한다. 여기서 제1 금속층(160)은 구리(Cu)를 포함하는 물질로 이루어질 수 있고, 제2 금속층(165)은 은(Ag) 또는 주석(Sn)을 포함하는 물질로 이루어질 수 있다.
전면 범프(170)를 둘러싸고 있는 제1 패시베이션 패턴(155)은 제1 돌출부(152) 및 제1 홈 부(151)가 연결되는 요철 형상을 가진다. 제1 패시베이션 패턴(150)의 개구부(도 3의 149) 경계면에는 제1 돌출부(152)가 배치된다. 제1 돌출부(152)는 전면 범프(170)의 상부면으로부터 제1 높이(e1)만큼 더 높은 높이를 가지게 형성된다. 이에 따라, 제1 돌출부(152)의 상부면은 전면 범프(170)의 상부면보다 높은 위치에 배치되어 단차를 가지게 형성된다. 전면 범프(170) 보다 더 높은 높이를 가지게 형성된 제1 돌출부(152)는 이후 다른 반도체 칩과 접합하는 공정에서 방지턱 역할을 한다. 추후 구체적인 설명을 하기로 한다.
도 7을 참조하면, 전면 범프(170)가 형성되어 있는 반도체 기판(100)의 제1 면(100a) 상에 캐리어 기판(carrier substrate, 175)을 부착한다. 반도체 기판(100)과 캐리어 기판(175)은 접착층(185)을 매개로 부착될 수 있다. 접착층(185)은 제1 패시베이션 패턴(150)의 제1 돌출부(152)가 덮이는 두께로 형성될 수 있다. 캐리어 기판(175)을 부착한 다음, 반도체 기판(100)을 뒤집어 반도체 기판(100)의 제2 면(100b)이 상부로 위치하고 반도체 기판(100)의 제1 면(100a)이 하부로 위치하게 할 수 있다.
도 8을 참조하면, 반도체 기판(100)을 제2 면(100b, 도 6 참조)으로부터 소정 두께만큼 제거하여 관통 전극(125)의 일부를 노출시킨다. 이를 위해 먼저 반도체 기판(100)을 그라인딩(grinding)을 통해 후면부(100b)로부터 소정 두께만큼 제거한다. 다음에 관통 전극(125)은 남기고 반도체 기판만 식각하는 선택적 식각을 진행하여 반도체 기판(100)을 관통 전극(125)의 타 단부의 표면 아래로 리세스시킨다. 반도체 기판(100)의 제2 면(100b)을 소정 두께로 제거하면 관통 전극(125)은 반도체 기판(100)의 리세스된 제2 면(100c)의 표면으로부터 소정 높이만큼 돌출된 돌기부(127)가 노출될 수 있다. 일 예에서, 반도체 기판(100)의 제2 면(100b)을 리세스하는 공정은 그라인딩, 화학적기계적연마(CMP: Chemical mechanical polishing), 건식 식각, 습식 식각 중에서 하나 또는 둘 이상을 결합하여 수행할 수 있다.
도 9를 참조하면, 반도체 기판(100)의 리세스된 제2 면(100c) 상에 제2 패시베이션층(196)을 형성한다. 제2 패시베이션층(196)은 관통 전극(125)이 노출된 부분을 모두 덮는 두께로 형성할 수 있다. 여기서 제2 패시베이션층(196)은 관통 전극(125)의 돌기부(127, 도 7 참조) 표면을 따라 형성됨에 따라 굴곡을 가지게 형성될 수 있다. 제2 패시베이션층(196)은 반도체 기판(200)의 리세스된 제2 면(100c) 및 관통 전극(125)의 노출된 표면을 덮는 하부 절연층(190) 및 하부 절연층(190) 상에 상부 절연층(195)이 적층된 구조로 형성될 수 있다. 여기서 하부 절연층(190)은 질화물을 포함하여 형성할 수 있다. 하부 절연층(190)을 질화물로 형성하는 경우 상부 절연층(195)은 실리콘 산화물을 포함하여 형성할 수 있다.
도 10을 참조하면, 평탄화 공정을 수행하여 표면이 평평한 제2 패시베이션층(196a)을 형성한다. 표면이 평평한 제2 패시베이션층(196a)은 상부 절연층(195a) 및 하부 절연층(190a)을 포함한다. 평탄화 공정은 굴곡을 가지게 형성된 제2 패시베이션층(196, 도 9 참조)의 표면을 평평하게 하며, 화학적기계적연마(CMP) 공정을 이용하여 수행할 수 있다. 여기서 평탄화 공정은 금속 전극(120)의 일 표면(120a)이 노출되는 지점까지 수행할 수 있다. 이를 위해 금속 전극(120)의 일 표면(120a)을 덮고 있던 부분의 배리어층(115)이 제거될 수 있다.
도 11을 참조하면, 도 10의 제2 패시베이션층(196a)을 식각하여 제2 패시베이션 패턴(196b)을 형성한다. 제2 패시베이션 패턴(196b)은 상부 절연패턴(195b) 및 하부 절연패턴(190b)을 포함한다. 여기서 상부 절연패턴(195b)은 제2 돌출부(198) 및 제2 홈 부(199)가 연결되는 요철 형상을 포함한다. 여기서 요철 형상은 건식 식각 방식으로 제2 패시베이션층(196a)을 식각하여 형성할 수 있다. 이를 위해 비록 도면에 도시하지는 않았지만, 제2 패시베이션층(196a) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 배리어막으로 하여 제2 패시베이션층(196a)을 선택적으로 식각하여 형성할 수 있다. 여기서 제2 패시베이션 패턴(196b)의 제2 돌출부(198)는 제2 홈 부(199)의 바닥면으로부터 제2 높이(h4)를 가지게 형성할 수 있다.
제2 패시베이션 패턴(196b)을 형성하기 위해 식각 공정을 진행하는 과정에서 배리어층(115)의 일부가 함께 식각되어 금속 전극(120)이 일 표면(120a)으로부터 소정 높이(d2)만큼 노출될 수 있다. 여기서 제1 패시베이션 패턴(155)의 제1 돌출부(152)와 제2 패시베이션 패턴(196b)의 제2 돌출부(198)는 동일한 높이(h3, h4)를 가지게 형성될 수 있다.
도 12를 참조하면, 반도체 기판(100)의 제1 면(100a) 상의 캐리어 기판(175, 도 11 참조) 및 접착층(185, 도 11 참조)을 제거한다. 그러면 반도체 기판(100)의 제1 면(100a)에는 전면 범프(170)가 배치되고, 리세스된 제2 면(100c)에는 후면 범프 대신에 관통 전극(125)의 금속 전극(120)이 소정 높이로 돌출된 구조로 이루어진 제1 반도체 칩(C1)이 형성된다. 또한, 제1 반도체 칩(C1)의 제1 면(100a)에는 전면 범프(170)의 상부면보다 높은 높이를 가지는 제1 돌출부(152)를 포함하는 제1 패시베이션 패턴(155)이 배치되고, 리세스된 제2 면(100c)에는 제2 돌출부(198)를 포함하는 제2 패시베이션 패턴(200)이 배치된다.
제1 반도체 칩(C1)의 상부 또는 하부에는 적어도 하나 이상의 반도체 칩들이 접합하여 적층 패키지 구조를 구성할 수 있다. 이하 도면을 참조하여 설명하기로 한다.
도 13 및 도 14는 일 예에 따른 반도체 소자의 적층 패키지를 설명하기 위해 나타내보인 도면들이다.
도 13을 참조하면, 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 준비한다. 제2 반도체 칩(C2)의 제조 공정은 전술한 제1 반도체 칩(C1)의 제조 공정과 동일하며, 이에 제조 공정에 대한 설명은 생략하기로 한다.
제2 반도체 칩(C2)은 제1 면(200a)과 제1 면(200a)과 대향하는 리세스된 제2 면(200c)을 포함하는 반도체 기판(200)과, 반도체 기판(200)을 관통하는 관통 전극(225)을 포함한다. 관통 전극(225)은 배리어층(215) 및 금속 전극(220)을 포함한다. 또한, 제2 반도체 칩(C2)은 반도체 기판(200)의 제1 면(200a)에서 관통 전극(225)의 일 단부 표면과 전기적으로 연결되는 전면 범프(270)와, 제2 절연층(240) 상에 제1 돌출부(252) 및 제1 홈 부(251)로 이루어진 요철 형상을 가지게 형성되면서 전면 범프(270)를 둘러싸는 제1 패시베이션 패턴(255)을 포함하여 구성될 수 있다. 여기서 전면 범프(270)는 제1 금속층(260) 및 제2 금속층(265)을 포함한다. 제2 반도체 칩(C2)의 리세스된 제2 면(200c)은 관통 전극(225)의 금속 전극(220)이 소정 높이만큼 노출되어 있고, 금속 전극(220)이 노출된 부분을 제외한 나머지 부분에 제2 돌출부(298) 및 제2 홈 부(299)로 이루어진 요철 형상을 포함하는 제2 패시베이션 패턴(296b)이 형성될 수 있다.
다음에 제1 반도체 칩(C1) 상에 제2 반도체 칩(C2)을 배치한다. 제2 반도체 칩(C2)의 리세스된 제2 면(200c)은 제1 반도체 칩(C1)의 제1 면(100a)과 마주보도록 배치한다. 그러면 제2 반도체 칩(C2)의 관통 전극(225)의 금속 전극(220)의 노출된 부분 및 제2 패시베이션 패턴(296b)은 제1 반도체 칩(C1)의 전면 범프(170) 및 제1 패시베이션 패턴(155)과 마주보게 배치된다. 여기서 제2 반도체 칩(C2)의 제2 패시베이션 패턴(296b)의 제2 돌출부(298)는 제1 반도체 칩(C1)의 제1 패시베이션 패턴(155)의 제1 홈부(151)와 마주보게 배치될 수 있다.
다음에 제1 반도체 칩(C1) 및 제2 반도체 칩(C2) 상에 플라즈마 처리를 수행한다. 플라즈마 처리를 통해 제1 반도체 칩(C1)의 제1 패시베이션 패턴(155) 및 제2 반도체 칩(C2)의 제2 패시베이션 패턴(296b)의 계면이 서로 접합이 가능하도록 활성화될 수 있다.
도 14를 참조하면, 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 접합시킨다. 접합 공정은 열과 압력을 인가하여 진행할 수 있다. 일 예에서 접합 공정은 130도 내지 170도의 온도에서 450N 내지 540N의 압력을 인가하여 진행할 수 있다. 그러면 제2 반도체 칩(C2)의 관통 전극(225)의 금속 전극(220)의 노출 부분이 제1 반도체 칩(C1)의 전면 범프(170)의 제2 금속층(165)으로 삽입된다. 여기서 제2 반도체 칩(C2)의 제2 패시베이션 패턴(296b)의 제2 돌출부(298)는 제1 반도체 칩(C1)의 제1 패시베이션 패턴(155)의 제1 홈부(151)로 삽입되어 접합된다. 열과 압력을 인가하여 제1 반도체 칩(C1)의 제1 패시베이션 패턴(155)과 제2 반도체 칩(C2)의 제2 패시베이션 패턴(296b)이 접합되면서 두 레이어(layer) 사이에 계면층(bridging layer, 300)이 형성될 수 있다. 이에 따라 별도의 완충제 또는 접합제를 사용하지 않아도 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)을 접합시킬 수 있다.
또한, 열과 압력을 이용하여 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 접합함에 따라 제2 반도체 칩(C2)의 관통 전극(225)의 금속 전극(220)이 제1 반도체 칩(C1)의 전면 범프(170)의 제2 금속층(165)으로 삽입시, 제2 금속층(165)은 열에 의해 흐름성을 갖게 된다. 이 경우, 전면 범프의 전면(all surface)이 노출되어 있는 경우에는 제1 반도체 칩(C1)의 제2 금속층(165)이 흘러 넘치는 오버 플로우(over flow) 현상이 발생할 수 있다. 이에 대해 본 출원의 실시예에서는 전면 범프(170, 270)를 둘러싸는 제1 패시베이션 패턴(155, 255)이 배치되어 있고, 이 제1 패시베이션 패턴(155, 255)이 방지턱 역할을 함에 따라, 제2 금속층(165, 265)이 흘러 넘치는 오버 플로우(over flow) 현상을 방지할 수 있다.
또한, 일 예에서, 제2 반도체 칩(C2)의 관통 전극(225)의 노출된 금속 전극(120)과 제1 반도체 칩(C1)의 전면 범프(170)의 제2 금속층(165) 사이의 반응에 의해 생성되는 금속간 화합물층(IMC: Inter metalic compound)이 과도하게 성장하는 것을 방지하기 위해 금속 전극(120, 220)의 노출된 표면에 캡핑층(미도시함)을 더 형성할 수 있다. 여기서 캡핑층은 니켈/금 (Ni/Au)의 물질층을 포함하며 무전해 도금 공정을 이용하여 형성할 수 있다.
본 출원의 실시예에서는 하나의 반도체 칩이 접합되는 구성을 설명하였지만, 이에 한정되는 것은 아니며, 복수 개의 반도체 칩들이 제1 반도체 칩(C1)의 상부 또는 하부에 접합될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
10, 100, 200 : 기판 20, 135, 235 : 본딩 패드
21, 131, 231 : 제1 절연층 22, 140, 240 : 제2 절연층
24, 155, 255 : 제1 패시베이션 패턴
26, 152, 252 : 제1 돌출부 27. 151. 251 : 제1 홈 부
28, 160, 260 : 제1 금속층 30, 165, 265 : 제2 금속층
32, 170, 270 : 전면 범프 34, 190, 290 : 하부 절연층
36, 195, 295 : 상부 절연층
37, 196b, 296b : 제2 패시베이션 패턴
38, 198, 298 : 제2 돌출부 39, 199, 299 : 제2 홈 부
44, 125, 225 : 관통 전극

Claims (28)

  1. 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면으로부터 상기 제2 면으로 관통하며, 상기 기판의 상기 제2 면으로부터 돌출한 돌출부를 갖는 관통 전극;
    상기 관통 전극과 전기적으로 연결되고 상기 기판의 제1 면상에 형성된 전면 범프;
    상기 기판의 제1 면 상에 배치되고, 상기 전면 범프를 둘러싸면서 제1 돌출부 및 제1 홈부를 포함하여 형성된 제1 패시베이션 패턴; 및
    상기 기판의 제2 면 상에 배치되고, 상기 관통 전극의 돌출부 방향으로 돌출하는 제2 돌출부를 포함하여 형성된 제2 패시베이션 패턴을 포함하며,
    상기 제1 패시베이션 패턴의 제1 홈부는 상기 제2 패시베이션 패턴의 제2 돌출부에 대응되는 위치에 배치되는 관통 전극을 갖는 반도체 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판의 제1 면은 활성 영역이 존재하는 전면부이고, 상기 제2 면은 상기 제1 면에 반대되는 후면부인 관통 전극을 갖는 반도체 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 관통 전극은 구리(Cu) 재질을 포함하는 관통 전극을 갖는 반도체 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전면 범프는 필라(pillar) 형상의 제1 금속층 및 상기 제1 금속층 상에 형성된 제2 금속층을 포함하는 관통 전극을 갖는 반도체 소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1 금속층은 구리(Cu) 재질을 포함하여 형성하고 상기 제2 금속층은 은(Ag) 또는 주석(Sn)을 포함하는 물질로 형성된 관통 전극을 갖는 반도체 소자.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 패시베이션 패턴은 상기 전면 범프의 상부면으로부터 소정 높이만큼 돌출된 제1 돌출부 및 제1 홈 부가 연결되는 요철 형상을 가지게 형성된 관통 전극을 갖는 반도체 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 패시베이션 패턴은 실리콘 산화물(SiO2)을 포함하여 형성된 관통 전극을 갖는 반도체 소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 패시베이션 패턴은 상기 기판의 제2 면 상에 형성된 하부 절연층 및 상기 하부 절연층 상에 형성되고 상기 제2 돌출부 및 제2 홈 부가 연결되는 요철 형상을 가지는 상부 절연층을 포함하여 형성된 관통 전극을 갖는 반도체 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 하부 절연층은 실리콘 질화물을 포함하여 형성된 관통 전극을 갖는 반도체 소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 상부 절연층은 실리콘 산화물을 포함하여 형성된 관통 전극을 갖는 반도체 소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 패시베이션 패턴의 제1 돌출부와 상기 제2 패시베이션 패턴의 제2 돌출부는 동일한 높이를 가지게 형성된 관통 전극을 갖는 반도체 소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 관통 전극은 상기 돌출부의 노출 부분을 덮는 캡핑층을 더 포함하여 형성된 관통 전극을 갖는 반도체 소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 캡핑층은 니켈(Ni) 또는 금(Au)을 적어도 하나 이상 포함하여 형성된 관통 전극을 갖는 반도체 소자.
  14. 제1 면 및 제2 면을 포함하는 기판, 상기 기판을 관통하고 상기 제2 면으로부터 돌출한 돌출부를 갖는 관통 전극, 상기 관통 전극의 일 단부에 전기적으로 연결된 전면 범프와, 상기 기판의 제1 면 상에 배치되고, 제1 돌출부 및 제1 홈 부를 포함하여 형성된 제1 패시베이션 패턴; 및 상기 기판의 제2 면 상에 배치되고, 제2 돌출부 및 제2 홈 부를 포함하여 형성된 제2 패시베이션 패턴을 포함하는 하부 반도체 칩; 및
    상기 하부 반도체 칩의 제1 패시베이션 패턴과 접합된 상부 반도체 칩을 구비하며,
    상기 상부 반도체 칩의 관통 전극의 돌출부가 상기 하부 반도체 칩의 전면 범프에 삽입되는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 상부 반도체 칩은 제1 면 및 제2 면을 포함하는 기판, 상기 기판을 관통하고 상기 제2 면으로부터 돌출한 돌출부를 갖는 관통 전극, 상기 관통 전극의 일 단부에 전기적으로 연결된 전면 범프와, 상기 기판의 제1 면 상에 배치되고, 제3 돌출부 및 제3 홈 부를 포함하여 형성된 제3 패시베이션 패턴; 및 상기 기판의 제2 면 상에 배치되고 제4 돌출부 및 제4 홈 부를 포함하여 형성된 제4 패시베이션 패턴을 포함하고,
    상기 상부 반도체 칩의 제4 패시베이션 패턴은 상기 하부 반도체 칩의 제1 패시베이션 패턴에 접합하는 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 패시베이션 패턴은 상기 제1 돌출부 및 제1 홈 부가 연장된 요철 형상을 가지게 형성된 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 돌출부는 상기 전면 범프의 상부면보다 높은 위치에 상부면이 위치하게 돌출된 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 패시베이션 패턴은 실리콘 산화물을 포함하여 형성된 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 패시베이션 패턴은 상기 기판의 제2 면 상에 형성된 하부 절연층 및 상기 하부 절연층 상에 형성되고 상기 제2 돌출부 및 제2 홈 부가 형성된 상부 절연층을 포함하는 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 하부 절연층은 실리콘 질화물을 포함하여 형성된 반도체 패키지.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 상부 절연층은 실리콘 산화물을 포함하여 형성된 반도체 패키지.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 패시베이션 패턴의 제1 돌출부와 상기 제2 패시베이션 패턴의 제2 돌출부는 동일한 높이를 가지게 형성된 반도체 패키지.
  23. 기판의 제1 면으로부터 제2 면으로 관통하며, 상기 기판의 상기 제2 면으로부터 돌출한 돌출부를 갖는 관통 전극을 형성하는 단계;
    상기 기판의 제1 면 상에 제1 돌출부 및 제1 홈 부를 포함하는 제1 패시베이션 패턴을 형성하는 단계;
    상기 기판의 제1 면 상에 상기 관통 전극과 전기적으로 연결되는 전면 범프를 형성하는 단계;
    상기 제2 면을 리세스시켜 상기 관통 전극을 상기 리세스된 제2 면으로부터 돌출시키는 단계; 및
    상기 관통 전극의 돌출된 부분의 측벽 일부를 둘러싸면서 제2 돌출부 및 제2 홈 부를 포함하는 제2 패시베이션 패턴을 형성하는 단계를 포함하며,
    상기 제1 패시베이션 패턴의 제1 홈부는 상기 제2 패시베이션 패턴의 제2 돌출부에 대응되는 위치에 배치되도록 하는 반도체 소자의 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 패시베이션 패턴은 상기 제1 돌출부 및 제1 홈부가 연결되는 요철 형상을 가지게 형성하는 반도체 소자의 제조방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 돌출부는 상기 전면 범프의 상부면보다 높은 위치에 상부면이 위치하게 형성하여 상기 전면 범프와 단차를 가지게 형성하는 반도체 소자의 제조방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 패시베이션 패턴은 실리콘 산화물을 포함하는 반도체 소자의 제조방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서, 상기 제2 패시베이션 패턴을 형성하는 단계는,
    상기 리세스된 기판의 제2 면 및 관통 전극 상에 하부 절연층 및 상부 절연층을 포함하는 제2 패시베이션층을 형성하는 단계;
    상기 제2 패시베이션층 상에 평탄화 공정을 수행하는 단계; 및
    상기 평탄화된 제2 패시베이션층을 식각하여 제2 돌출부 및 제2 홈부가 연결되는 요철 형상을 가지는 제2 패시베이션 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 하부 절연층은 실리콘 질화물을 포함하여 형성하고, 상기 상부 절연층은 실리콘 산화물을 포함하여 형성하는 반도체 소자의 제조방법.
KR1020140124451A 2014-09-18 2014-09-18 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법 KR102222485B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140124451A KR102222485B1 (ko) 2014-09-18 2014-09-18 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
US14/621,140 US9129963B1 (en) 2014-09-18 2015-02-12 Semiconductor devices having through electrodes, semiconductor packages including the same, electronic systems including the same, and methods of manufacturing the same
CN201510289069.5A CN106206498B (zh) 2014-09-18 2015-05-29 半导体器件以及包括该半导体器件的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140124451A KR102222485B1 (ko) 2014-09-18 2014-09-18 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20160033489A KR20160033489A (ko) 2016-03-28
KR102222485B1 true KR102222485B1 (ko) 2021-03-04

Family

ID=54012652

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140124451A KR102222485B1 (ko) 2014-09-18 2014-09-18 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법

Country Status (3)

Country Link
US (1) US9129963B1 (ko)
KR (1) KR102222485B1 (ko)
CN (1) CN106206498B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381322B1 (en) * 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10529664B2 (en) * 2018-05-21 2020-01-07 Advanced Semiconductor Engineering, Inc. Electronic device and method of manufacturing the same
JP7353748B2 (ja) * 2018-11-29 2023-10-02 キヤノン株式会社 半導体装置の製造方法および半導体装置
KR102445598B1 (ko) * 2019-08-28 2022-09-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로(ic) 및 그 형성 방법
US11264368B2 (en) 2019-08-28 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mask transfer method (and related apparatus) for a bumping process
KR20210061166A (ko) * 2019-11-19 2021-05-27 에스케이하이닉스 주식회사 반도체 메모리 장치
US11508684B2 (en) 2020-01-08 2022-11-22 Raytheon Company Structure for bonding and electrical contact for direct bond hybridization
US11393791B2 (en) * 2020-01-28 2022-07-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies with near zero bond line thickness
US20230223367A1 (en) * 2022-01-12 2023-07-13 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012234887A (ja) * 2011-04-28 2012-11-29 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2014041951A (ja) * 2012-08-23 2014-03-06 Renesas Electronics Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4698296B2 (ja) * 2005-06-17 2011-06-08 新光電気工業株式会社 貫通電極を有する半導体装置の製造方法
KR100889553B1 (ko) * 2007-07-23 2009-03-23 주식회사 동부하이텍 시스템 인 패키지 및 그 제조 방법
US8334170B2 (en) 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
KR20100030024A (ko) * 2008-09-09 2010-03-18 주식회사 하이닉스반도체 관통실리콘비아를 이용한 적층 반도체 패키지 및 그 제조 방법
US8227295B2 (en) 2008-10-16 2012-07-24 Texas Instruments Incorporated IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV
US8791549B2 (en) * 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
KR101727160B1 (ko) * 2009-12-04 2017-05-04 삼성전자주식회사 반도체 장치
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
KR101709635B1 (ko) * 2010-10-14 2017-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2012255704A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012234887A (ja) * 2011-04-28 2012-11-29 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2014041951A (ja) * 2012-08-23 2014-03-06 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN106206498B (zh) 2019-09-03
KR20160033489A (ko) 2016-03-28
CN106206498A (zh) 2016-12-07
US9129963B1 (en) 2015-09-08

Similar Documents

Publication Publication Date Title
KR102222485B1 (ko) 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
US10211070B2 (en) Semiconductor device and method for manufacturing the same
KR102206113B1 (ko) 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
CN108022871B (zh) 半导体封装及其制造方法
KR101692120B1 (ko) 매립형 표면 장착 소자를 구비한 반도체 패키지 및 그 제조 방법
KR100871382B1 (ko) 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
KR101620702B1 (ko) 3d 패키지 및 이의 형성 방법
KR101099578B1 (ko) 재배선 및 ｔｓｖ를 이용한 적층 칩 패키지
US7446424B2 (en) Interconnect structure for semiconductor package
US20080308921A1 (en) Molded reconfigured wafer, stack package using the same, and method for manufacturing the stack package
US9911718B2 (en) ‘RDL-First’ packaged microelectronic device for a package-on-package device
KR101508841B1 (ko) 패키지 온 패키지 구조물 및 이의 형성 방법
KR20150053088A (ko) 반도체 소자 및 제조 방법
KR102300121B1 (ko) 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
US8361857B2 (en) Semiconductor device having a simplified stack and method for manufacturing thereof
KR20160009425A (ko) 관통전극을 갖는 반도체소자 및 그 제조방법
WO2020029096A1 (zh) 芯片封装结构及其制造方法
KR20140065282A (ko) Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
KR20140063271A (ko) 관통 전극을 갖는 반도체 장치 및 그 제조 방법
US11688667B2 (en) Semiconductor package including a pad pattern
KR102474933B1 (ko) 관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법
KR20130077627A (ko) 반도체 장치 및 그의 제조방법
KR101889506B1 (ko) 반도체 장치 및 그의 제조방법
US20230021152A1 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant