KR20130077627A - 반도체 장치 및 그의 제조방법 - Google Patents

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KR20130077627A
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이재진
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Abstract

본 기술은 반도체 장치 및 그의 제조방법에 관한 것으로, 본 기술에 따른 반도체 장치는 관통 실리콘 비아를 포함하는 복수 개의 반도체 칩이 수직방향으로 적층되고, 상기 각각의 반도체 칩은 전도성 연결 부재로 통해 적층되는 것을 특징으로 한다.

Description

반도체 장치 및 그의 제조방법{SEMICONDCUTOR APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 복수 개의 반도체 칩이 적층되는 반도체 장치 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 제품의 고집적화에 따라, 복수의 반도체 장치들이 3차원으로 반도체 칩(semiconductor chip)이 적층되는 구조가 제안되었다.
이러한 적층 구조의 반도체 장치는 단순화된 공정으로 반도체 칩을 적층하여 반도체 장치의 성능 향상을 도모하면서도 제조단가를 낮출 수 있고, 대량 생산이 용이한 장점이 있는 반면, 적층되는 반도체 칩의 수 및 크기 증가에 따른 반도체 장치의 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
이러한 점을 감안하여 스택 패키지의 한 예로 관통 실리콘 비아(Through Silicon Via: TSV)를 이용한 구조가 제안되었다.
관통 실리콘 비아를 이용한 반도체 장치는 반도체 칩 내에 관통 실리콘 비아를 형성하고, 형성된 관통 실리콘 비아를 이용하여 여러 개의 반도체 칩이 물리적 및 전기적으로 적층 연결하는 반도체 장치를 말한다.
이러한 일반적인 관통 실리콘 비아를 이용한 반도체 장치는 다음과 같이 반도체 칩과 반도체 칩이 연결될 수 있다.
도 1은 일반적인 관통 실리콘 비아를 이용한 반도체 장치의 일부를 나타내는 도면이다.
도 1을 참조하면, 일반적인 관통 실리콘 비아를 이용한 반도체 장치는 관통 실리콘 비아(111)와 제1범프(113)가 형성된 제1반도체 칩(110)과 관통 실리콘 비아(131) 및 제2범프(132)가 형성된 제2반도체 칩(130) 및 제1반도체 칩(110)과 제2반도체 칩(130)을 전기적으로 연결하기 위한 솔더 볼과 같은 전도성 물질로 형성되는 연결부(120)를 포함한다.
이와 같은 일반적인 관통 실리콘 비아를 이용한 반도체 장치는 제1반도체 칩(110)의 관통 실리콘 비아(111)-제1범프(113)-솔더 볼(121)-제2범프(122)로 연결된다. 여기서, 설명하지 않은 112, 123, 132번은 절연층을 말한다.
그러나, 이와 같이 연결되는 일반적인 관통 실리콘 비아를 이용한 반도체 장치는 연결부(120)의 제2범프(122)와 상기 제2반도체 칩(130)의 관통 실리콘 비아(131)간의 접합면이 반도체 칩 스택 공정 중 발생되는 여러가지 스트레스(예를 들어, 온도 또는 압력) 등에 의해 접합 불량이 발생되는 문제점이 있다.
본 발명의 실시예는 복수 개의 반도체 칩이 적층되는 구조에서 반도체 칩의 접합면을 개선하여 반도체 장치의 불량을 줄여 수율(yield)이 향상될 수 있도록 하는 반도체 장치 및 그의 제조방법을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는 관통 실리콘 비아를 포함하는 복수 개의 반도체 칩이 수직방향으로 적층되고, 상기 각각의 반도체 칩은 전도성 연결 부재로 통해 적층되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는 제1관통 실리콘 비아와 상기 제1관통 실리콘 비아를 통해 외부와 신호 교환이 가능하도록 하는 제1범프를 포함하는 제1반도체 칩, 제2관통 실리콘 비아와 상기 제1반도체 칩과 신호 교환이 가능하도록 하는 제2범프를 포함하는 제2반도체 칩 및 상기 제1범프와 상기 제2관통 실리콘 비아 사이에 형성되는 전도성 연결 부재를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 장치의 제조방법은 제1관통 실리콘 비아를 포함하는 제1반도체 칩을 형성하는 단계, 제2관통 실리콘 비아를 포함하는 제2반도체 칩을 형성하는 단계 및 상기 제1반도체 칩과 상기 제2반도체 칩이 수직 방향으로 적층되도록 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 전도성 연결 부재를 형성하는 단계를 포함할 수 있다.
본 기술은 복수 개의 반도체 칩이 수직으로 적층되는 구조에서 각 반도체 칩의 접합면을 개선함으로써 반도체 장치의 불량을 줄여 수율(yield)을 향상시킬 수 있다.
또한, 본 기술은 반도체 장치의 공정 수를 줄여 반도체 장치의 제조 원가를 절감시킬 수 있다.
도 1은 일반적인 관통 실리콘 비아를 이용한 반도체 장치의 일부를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 관통 실리콘 비아를 이용한 반도체 장치의 일부를 나타내는 도면이다.
도 3 내지 도 10은 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치의 일부를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 장치는 제1반도체 칩(200)과 제2반도체 칩(300) 및 제1반도체 칩(200)과 제2반도체 칩(300)을 연결하기 위한 전도성 연결 부재(400)를 포함한다.
제1반도체 칩(200)은 제1반도체 기판(210)에 또다른 반도체 칩(미도시)을 전기적으로 연결하기 위한 제1관통 실리콘 비아(230)와 상기 제1관통 실리콘 비아(230)의 양쪽에 상기 제1관통 실리콘 비아(230)를 절연시키기 위한 절연막(220) 및 상기 제1관통 실리콘 비아(230)와 전기적으로 연결하기 위한 제1범프(250)를 포함한다. 여기서, 설명하지 않은 도면 부호인 240 또한 절연막을 지칭하는 것이며, 이러한 절연막(220)은 옥사이드(Oxide)로 형성될 수 있다.
제2반도체 칩(300)은 제1반도체 칩(200)과 전기적으로 연결되기 위한 제2관통 실리콘 비아(330)와 상기 제2관통 실리콘 비아(330)의 양쪽에 상기 제2관통 실리콘 비아(330)를 절연시키기 위한 절연막(320) 및 도시하지는 않았으나 상기 제2관통 실리콘 비아(330)와 다음에 적층되는 반도체 칩과 연결하기 위한 제2범프(350)를 포함한다. 여기서, 설명하지 않은 도면 부호인 340은 절연막을 지칭하는 것이며, 이러한 절연막(320)은 옥사이드(Oxide)로 형성될 수 있다.
전도성 연결 부재(400)는 제1반도체 칩(200)과 제2반도체 칩(300)을 플립 칩(Flip-chip) 방식으로 연결하기 위한 것으로, 일종의 솔더 볼(Solder ball)을 일컫는다.
이와 같이 본 발명의 일실시예에 따른 반도체 장치는 각 반도체 칩에 구비되는 메탈라인을 도시하지는 않았으나, 각 반도체 칩의 관통 실리콘 비아와 범프 사이에 메탈라인이 구비되는 것은 자명한 것일 것이다.
이와 같이 본 발명의 일실시예에 따른 반도체 장치는 종래와는 다르게 제1반도체 칩(200)과 제2반도체 칩(300)을 전도성 연결 부재(400)로만 연결하도록 함으로써 반도체 칩과 반도체 칩 사이의 접합면, 즉 종래 범프와 관통 실리콘 비아의 접합면 사이에서 발생되는 불량을 차단하여 반도체 장치의 수율을 증가시킬 수 있게 된다.
이와 같은 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 살펴보기로 하자.
도 3 내지 도 10은 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 나타내는 도면이다.
먼저, 도 3에 도시된 바와 같이, 실리콘(Si)으로 구성되는 실리콘 기판(310)에 관통 실리콘 비아를 형성하기 위한 홀(321)을 형성한다.
이후, 도 4에 도시된 바와 같이, 상기 홀(321)과 실리콘 기판(310) 표면에 제1절연막(320)을 형성한다.
이후, 도 5에 도시된 바와 같이, 상기 제1절연막(320)을 홀(321)의 양 측벽과 하면에만 매립되도록 식각한 후, 상기 홀(321)내에 전도성 금속을 매립하여 관통 실리콘 비아(330)를 형성한다. 여기서, 관통 실리콘 비아(330)는 구리(Cu)막을 증착하여 형성될 수 있으며, 구리막의 증착은 전기도금(electroplating) 방법을 사용하여 수행될 수 있다.
이후, 도 6에 도시된 바와 같이, 상기 관통 실리콘 비아(330)를 포함하는 실리콘 기판(310) 상부에 제2절연막(340)을 형성한다.
이후, 도 7에 도시된 바와 같이, 적층되는 다른 반도체 칩과 신호 교환이 가능하도록 하는 범프를 형성하기 위해 식각하여 범프 홀(341)을 형성한다. 이때, 범프 홀(341)은 상기 관통 실리콘 비아(330)가 노출되도록 식각한다. 여기서, 본 발명의 일실시예에서는 범프 홀(341)을 'ㅜ'또는 'ㅗ'모양이 되도록 식각하였으나 이에 한정되는 것은 아니고 상기 관통 실리콘 비아(330)보다는 폭이 좁도록 형성될 수도 있다.
이후, 도 8에 도시된 바와 같이, 상기 범프 홀(341) 내부를 신호 전달이 가능하도록 전도성 금속으로 매립하여 범프(350)를 형성한다.
이후, 도 9에 도시된 바와 같이, 실리콘 기판(310)의 후면을 실제 적용되는 반도체 칩 두께까지 백그라인딩한다. 이때, 실리콘 기판(310)의 백그라인딩은 상기 관통 실리콘 비아(330)가 노출될때까지 실시한다. 이와 같이 관통 실리콘 비아(330)가 노출되어야 다음 반도체 칩과 신호 연결이 가능하게 된다.
이후, 도 10에 도시된 바와 같이, 이렇게 완성된 제1반도체 칩(200)과 제2반도체 칩(300)을 적층하기 위해 솔더 볼(solder ball)과 같은 전도성 연결부재(400)를 상기 관통 실리콘 비아(330)와 접촉되도록 삽입하면 본 발명의 일실시예에 따른 반도체 장치가 완성된다.
이와 같이 본 발명의 일실시예에 따른 반도체 장치 및 그의 제조방법은 종래 제1범프-솔더 볼과 같은 전도성 연결 부재(400)-제2범프(350)-관통 실리콘 비아(330)의 구조에서 제1범프를 없애고 전도성 연결 부재(400)와 관통 실리콘 비아(230) 또는 제2범프(350)를 직접 연결함으로써 범프와 관통 실리콘 비아(230)의 연결 불량으로 인한 해결하여 반도체 장치의 수율을 향상시킬 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 장치 및 그의 제조방법은 종래 제1범프-솔더 볼과 같은 전도성 연결 부재(400)-제2범프(350)-관통 실리콘 비아(330)의 구조에서 제1범프를 없앰으로써 반도체 제조 공정이 단순화되어 반도체 장치의 제조 비용을 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200: 제1반도체 칩 210: 실리콘 기판
220: 제1절연막 230: 관통 실리콘 비아
240: 제2절연막 250: 범프
300: 제2반도체 칩 400: 전도성 연결 부재

Claims (10)

  1. 관통 실리콘 비아를 포함하는 복수 개의 반도체 칩이 수직방향으로 적층되는 반도체 장치에 있어서,
    상기 각각의 반도체 칩은 전도성 연결 부재를 통해 적층되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 각각의 반도체 칩은,
    상기 관통 실리콘 비아 및
    상기 관통 실리콘 비아를 통해 적층되는 또다른 반도체 칩과 신호 교환이 가능하도록 하는 범프
    를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 전도성 연결 부재는,
    제1반도체 칩의 범프와 제2반도체 칩의 관통 실리콘 비아 사이에 개재되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 전도성 연결 부재는,
    솔더볼인 것을 특징으로 하는 반도체 장치.
  5. 제1관통 실리콘 비아와 상기 제1관통 실리콘 비아를 통해 외부와 신호 교환이 가능하도록 하는 제1범프를 포함하는 제1반도체 칩;
    제2관통 실리콘 비아와 상기 제1반도체 칩과 신호 교환이 가능하도록 하는 제2범프를 포함하는 제2반도체 칩; 및
    상기 제1범프와 상기 제2관통 실리콘 비아 사이에 형성되는 전도성 연결 부재;
    를 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 전도성 연결 부재는,
    솔더볼인 것을 특징으로 하는 반도체 장치.
  7. 제1관통 실리콘 비아를 포함하는 제1반도체 칩을 형성하는 단계;
    제2관통 실리콘 비아를 포함하는 제2반도체 칩을 형성하는 단계; 및
    상기 제1반도체 칩과 상기 제2반도체 칩이 수직 방향으로 적층되도록 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 전도성 연결 부재를 형성하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩은,
    홀이 형성된 반도체 기판을 형성하는 단계;
    상기 홀 내부와 상기 반도체 기판 상부에 제1절연막을 증착하는 단계;
    상기 홀 내부의 측벽에만 상기 제1절연막이 매립되도록 식각한 후 상기 홀에 전도성 금속을 매립하여 관통 실리콘 비아를 형성하는 단계;
    상기 관통 실리콘 비아의 상부에 제2절연막을 증착하는 단계;
    상기 제2절연막을 상기 관통 실리콘 비아가 노출되도록 식각하여 범프 홀을 형성한 후, 상기 범프 홀내에 전도성 금속을 매립하여 범프를 형성하는 단계; 및
    상기 관통 실리콘 비아가 노출되도록 상기 반도체 기판의 후면을 백그라인딩하는 단계;
    를 포함하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 전도성 연결 부재는,
    제1반도체 칩의 범프와 제2반도체 칩의 관통 실리콘 비아 사이에 개재되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 전도성 연결 부재는,
    솔더 볼인 것을 특징으로 하는 반도체 장치의 제조방법.
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