KR101620702B1 - 3d 패키지 및 이의 형성 방법 - Google Patents

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웬이 린
푸젠 리
포야오 린
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81484—Tungsten [W] as principal constituent
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

본 발명개시의 실시예들은 반도체 디바이스, 패키지 및 반도체 디바이스 및 패키지를 형성하는 방법을 포함한다. 실시예는 반도체 디바이스로서, 제 1 기판 위의 몰딩 물질 및 몰딩 물질에 제 1 폭을 갖는 제 1 개구부를 포함한다. 반도체 디바이스는 몰딩 물질에 제 2 폭을 갖는 제 2 개구부를 더 포함하고, 제 2 폭은 제 1 폭보다 크다. 제 1 커넥터가 제 1 개구부에 있고, 제 2 커넥터가 제 2 개구부에 있다.

Description

3D 패키지 및 이의 형성 방법{3D PACKAGES AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 디바이스에 관한 것이다.
집적 회로(integrated circuit: IC)의 발명 이래로, 반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 최소 피처 크기의 반복적인 축소에 기인하고, 이는 더욱 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있도록 한다.
집적된 컴포넌트들에 의해 점유되는 부피가 근본적으로 반도체 웨이퍼의 표면에 있다는 점에서, 사실상 이러한 집적도의 향상은 근본적으로 2차원(2D)적이다. 리소그래피에서의 극적인 향상은 2D IC 형성에 상당한 향상을 야기하였지만, 2차원에서 달성될 수 있는 밀도에 대한 물리적 한계가 있다. 이러한 한계들 중 하나는 이러한 컴포넌트들을 만드는데 필요한 최소 크기이다. 게다가, 더욱 많은 디바이스들이 하나의 칩 또는 다이 내에 놓일 경우, 더욱 복잡한 설계가 요구된다.
본 발명의 목적은 3D 패키지 및 3D 패키지의 형성 방법을 제공하는 것이다.
실시예는 반도체 디바이스로서, 제 1 기판 위의 몰딩 물질 및 몰딩 물질에 제 1 폭을 갖는 제 1 개구부를 포함한다. 반도체 디바이스는 몰딩 물질에 제 2 폭을 갖는 제 2 개구부를 더 포함하고, 제 2 폭은 제 1 폭보다 크다. 제 1 커넥터가 제 1 개구부에 있고, 제 2 커넥터가 제 2 개구부에 있다.
다른 실시예는 적어도 하나의 능동 디바이스를 포함하는 상부 패키지 및 하부 패키지를 포함하는 패키지이다. 하부 패키지는 제 1 기판 위의 제 1 다이 및 제 1 다이를 둘러싸는, 제 1 기판 위의 몰딩 물질을 포함한다. 하부 패키지는 몰딩 물질에 복수의 개구부를 더 포함하고, 복수의 개구부 중 적어도 하나의 개구부는 적어도 하나의 개구부의 제 1 표면에 제 1 폭을 갖고, 복수의 개구부 중 적어도 하나의 다른 개구부는 적어도 하나의 다른 개구부의 제 1 표면에 제 2 폭을 갖고, 제 2 폭은 제 1 폭보다 크다. 하부 패키지는 제 1 기판 위의 복수의 몰딩 관통 비아(TMV)를 더 포함하고, 복수의 TMV 각각은 복수의 개구부 중 하나에 있다. 상부 패키지는 복수의 TMV에 결합된다.
추가의 실시예는 반도체 디바이스를 형성하는 방법으로서, 제 1 기판 위에 몰딩 물질을 형성하는 단계, 및 몰딩 물질에 제 1 개구부를 형성하는 단계를 포함하고, 제 1 개구부는 제 1 폭을 갖는다. 방법은 몰딩 물질에 제 2 개구부를 형성하는 단계를 더 포함하고, 제 2 개구부는 제 2 폭을 갖는다. 제 2 폭은 제 1 폭보다 크다. 방법은 제 1 개구부에 제 1 몰딩 관통 비아(TMV)를 그리고 제 2 개구부에 제 2 TMV를 형성하는 단계를 더 포함한다.
본 발명에 따르면, 3D 패키지 및 3D 패키지의 형성 방법을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들과 함께 이하의 설명을 참조한다.
도 1 내지 도 6은 실시예에 따라 반도체 디바이스를 형성하는 중간 단계들을 나타낸다.
도 7a 및 도 7b는 실시예에 따라 반도체 디바이스의 횡단면도 및 평면도를 나타낸다.
도 7c 및 도 7d는 실시예에 따라 반도체 디바이스의 횡단면도 및 평면도를 나타낸다.
도 8a 및 도 8b는 실시예에 따라 반도체 디바이스의 횡단면도 및 평면도를 나타낸다.
도 9a 및 도 9b는 실시예에 따라 몰딩 관통 비아의 횡단면도를 나타낸다.
도 10a 및 도 10b는 실시예에 따라 몰딩 관통 비아의 횡단면도를 나타낸다.
도 11a 및 도 11b는 실시예에 따라 반도체 디바이스의 횡단면도 및 평면도를 나타낸다.
도 12a 및 도 12b는 실시예에 따라 반도체 디바이스의 횡단면도 및 평면도를 나타낸다.
도 12c 및 도 12d는 실시예에 따라 반도체 디바이스의 횡단면도 및 평면도를 나타낸다.
도 13a 및 도 13b는 실시예에 따라 반도체 디바이스의 횡단면도 및 평면도를 나타낸다.
도 14는 실시예에 따라 도 1 내지 도 6에 나타난 공정의 공정 흐름도를 나타낸다.
이제, 첨부 도면들에 나타난 실시예들을 상세하게 참조할 것이다. 가능하다면, 동일하거나 유사한 부분들을 가리키기 위해 동일한 참조 번호들이 도면들 및 설명에 이용된다. 도면들에서, 모양 및 두께는 명료함과 편의를 위해 과장될 수 있다. 특히, 이 설명은 본 발명개시에 따른 방법 및 장치와 더욱 직접적으로 협력하거나, 이들의 일부를 형성하는 요소에 관한 것이다. 특별히 도시되거나 기술되지 않은 요소들이 당업자에게 잘 공지된 다양한 형태를 취할 수 있음을 이해한다. 본 발명개시가 일단 알려지면, 많은 대안 및 변형이 당업자에게 명백할 것이다.
본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 함께 기술된 특정한 피처, 구조물, 또는 특징이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 장소에서 "일 실시예에서" 또는 "실시예에서" 구절의 출현은 반드시 모두 동일한 실시예를 나타낼 필요는 없다. 더욱이, 특정한 피처, 구조물, 또는 특징은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 다음 도면들은 실척도로 도시된 것이 아니고, 오히려 이러한 도면들은 오직 예시를 위한 것임을 이해해야 한다.
실시예들은 특정 상황, 즉, 하나 보다 많은 몰딩 관통 비아 구성을 포함하는 반도체 디바이스에 대해 기술될 것이다. 하지만, 다른 실시예들이 또한 다른 패키지 구조물 구성에 적용될 수 있다.
도 1 내지 도 6은 실시예에 따라 반도체 디바이스를 제조하는 중간 단계들의 횡단면도이고, 도 14는 도 1 내지 도 6에 도시된 공정의 공정 흐름도이다.
도 1은 기판(102), 기판(102)의 양측 상의 금속화층 및 비아(108), 패시베이션층(104 및 106), 및 재분배선(redistribution line; RDL)(112 및 113)을 포함하는 워크피스(103)의 형성을 나타낸다. 일부 실시예들에서, 기판(102)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 구성된다. 다른 실시예들에서, 기판(102)은 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물 또는 이들의 조합 등과 같은 복합 물질로 구성된다. 실시예에서, 기판(102)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판이다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI), 또는 이들의 조합과 같은 반도체 물질층을 포함한다.
일부 실시예들에서, 기판(102)은 능동 디바이스 및 수동 디바이스(도 1에 도시되지 않음)를 포함한다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 디바이스들이 반도체 디바이스에 이용될 수 있다는 것을 당업자라면 인식할 것이다. 디바이스는 임의의 적합한 방법을 이용하여 형성될 수 있다.
금속화층(108)은 기판(102)의 양측 상에 있다. 금속화층(108)은 능동 디바이스 및 수동 디바이스에 인접하게 형성되고, 기능 회로를 형성하기 위해 다양한 디바이스들을 접속하도록 설계된다. 금속화층(108)은 전도성 물질층들을 상호접속하는 비아와 함께 전도성 물질층(예컨대, 구리)과 유전체층(예컨대, 로우-k 유전체 물질)을 교대로하여 형성되고, 임의의 적합한 공정(예컨대, 퇴적, 다마신, 듀얼 다마신 등)을 통해 형성된다.
전면 패시베이션층(104) 및 후면 패시베이션층(106)은 각각 도 1에 배향된 바와 같이 기판(102) 위에 그리고 기판(102) 아래에 형성된다. 패시베이션층(104 및 106)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물, 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공질 탄소 도핑된 실리콘 이산화물과 같은 극저 유전상수 유전체, 에폭시, 폴리이미드, 벤조사이클로부텐인(benzocyclobutene; BCB), 폴리벤즈옥사졸(polybenzoxazole; PBO) 등과 같은 폴리머, 또는 이들의 조합일 수 있지만, 다른 비교적 부드러운, 대개 유기물인, 유전체 물질들이 또한 이용될 수 있다. 일부 실시예들에서, 패시베이션층(104 및 106)은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 스핀 온 유전체 공정 또는 이들의 조합 등에 의해 퇴적된다.
재분배선(RDL)(112 및 113)은 패시베이션층(104 및 106)에 각각 형성되고, 금속화층(108)에 결합된다. 일부 실시예들에서, RDL(112 및 113)은 금속층을 퇴적하고, 금속층을 패턴화하며, RDL(112 및 113) 위에 패시베이션층(104 및 106)을 각각 형성함으로써 형성된다. 대안적인 실시예들에서, RDL(112 및 113)은 다마신 공정을 이용하여 형성된다. 일부 실시예들에서, RDL(112 및 113)은 알루미늄, 구리, 텅스텐 또는 이들의 조합 등을 포함하는 금속 합금 및 금속으로 구성된다.
도 2는 워크피스(103) 상의 커넥터(116)의 형성(도 14의 단계 502) 및 워크피스(103)에 다이(120)의 본딩을 나타낸다. 커넥터(116)는 본드 패드(114) 상에 형성되고, 다이(120)는 커넥터(118) 및 본드 패드(117)를 통해 워크피스(103)에 본딩된다. 본드 패드(114 및 117)는 패시베이션층(104) 내에 또는 패시베이션층(104) 상에 형성된다. 일부 실시예들에서, 본드 패드(114 및 117)은 패시베이션층(104)에 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 본드 패드(114 및 117)가 패시베이션층(104)에 내장되도록 형성된다. 다른 실시예들에서, 리세스는 생략되고, 본드 패드(114 및 117)는 패시베이션층(104) 상에 형성된다. 본드 패드(114)는 후속적으로 본딩되는 커넥터(116)를 RDL(112)에 전기적으로 결합시키고, 본드 패드(117)는 후속적으로 본딩되는 다이(120)를 RDL(112) 및/또는 커넥터(118)에 전기적으로 결합시킨다. 일부 실시예들에서, 본드 패드(114 및 117)은 PVD, CVD, ALD 또는 이들의 조합 등에 의해 워크피스(103) 위에 퇴적된 얇은 시드층(도시되지 않음)을 포함한다. 시드층은 구리, 티타늄, 니켈, 금 또는 이들의 조합 등으로 구성된다. 일부 실시예들에서, 본드 패드(114 및 117)의 전도성 물질은 얇은 시드층 위에 퇴적된다. 일부 실시예들에서, 전도성 물질은 전기 화학 도금 공정, CVD, ALD, PVD 또는 이들의 조합 등에 의해 형성된다. 실시예에서, 본드 패드(114 및 117)의 전도성 물질은 구리, 텅스텐, 알루미늄, 은, 금 또는 이들의 조합이다.
실시예에서, 본드 패드(114 및 117)는 UBM(114 및 117)이고, 티타늄 층, 구리 층, 및 니켈 층과 같은 3개층의 전도성 물질들을 포함한다. 그러나, UBM(114 및 117)의 형성을 위한 층 및 물질의 다수의 적합한 배치가 본 발명개시의 고려 범위 내에 있다. 예를 들어, 이와 같은 배치는 적합한 크롬/크롬-구리 합금/구리/금의 배치, 티타늄/티타늄 텅스텐/구리의 배치, 구리/니켈/금의 배치 등을 포함한다. 게다가, UBM(114 및 117)을 위해 이용될 수 있는 임의의 적합한 물질 또는 물질층이 또한 본 출원의 고려 범위 내에 있다.
본드 패드(114)가 형성된 이후에, 커넥터(116)가 본드 패드(114) 상에 형성된다. 그 뒤에 커넥터(116)는 도 6의 몰딩 관통 비아(through-molding via; TMV)(130)로 형성되어 도 6의 하부 패키지(110)를 도 6의 상부 패키지(200)에 결합하도록 한다. 커넥터(116)는 도 2에서 마이크로 범프로서 나타난다. 그러나, 다른 실시예들에서, 커넥터(116)는 솔더 볼, 금속 기둥, 붕괴 제어형 칩 접속(controlled collapse chip connection; C4) 범프, 무전해 니켈 팔라듐 금도금(electroless nickel-electroless palladium-immersion gold; ENEPIG) 기술로 형성된 범프 등이다. 커넥터(116)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 또는 이들의 조합 등과 같은 전도성 물질을 포함한다. 커넥터(116)가 솔더 범프인 실시예에서, 커넥터(116)는 증발, 전기 도금, 프린팅, 솔더 전달, 볼 배치 등과 같은 다양한 방법들을 통해 초기에 본드 패드(114) 상에 솔더 층을 형성함으로써 형성된다. 이 실시예에서, 일단 솔더 층이 본드 패드(114) 상에 형성되면, 리플로우가 수행되어 물질을 원하는 범프 모양으로 만든다. 다른 실시예에서, 커넥터(116)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥(예컨대, 구리 기둥)이다. 실시예에서, 금속 기둥은 솔더가 없고, 실질적으로 수직 측벽을 갖는다. 일부 실시예들에서, 금속 캡층(도시되지 않음)이 금속 기둥 커넥터(116)의 상부에 형성된다. 일부 실시예들에서, 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 또는 이들의 조합 등을 포함하고, 도금 공정에 의해 형성된다.
본드 패드(117)가 형성된 이후에, 커넥터(118)를 갖는 다이(120)의 활성 표면이 커넥터(118) 및 본드 패드(117)를 거쳐 워크피스(103)의 상부 표면(103A)에 본딩된다. 실시예에서, 다이(120)는 그 안에 트랜지스터, 커패시터, 인덕터, 저항(도시되지 않음) 등과 같은 집적 회로 디바이스를 갖는 디바이스 다이이다. 다른 실시예에서, 다이(120)는 코어 회로를 갖는 로직 다이이고, 예를 들어, 중앙 처리 장치(central processing unit; CPU) 다이일 수 있다. 일부 실시예들에서, 다이(120)는 메모리 스택과 같은 다수의 적층된 다이들을 포함한다. 커넥터(118)는 다이(120) 상의 콘택 또는 본드 패드(119)에 본딩된다. 커넥터(118)는 상기 기술된 커넥터(116)와 유사할 수 있어, 여기에서 그 설명을 반복하지 않지만, 커넥터(116 및 118)는 반드시 동일한 것은 아니다.
일부 실시예들에서, 다이(120)와 워크피스(103) 간의 본딩은 솔더 본딩이거나, 또는 구리 대 구리 본딩 또는 주석 대 주석 본딩과 같은 직접적인 금속 대 금속 본딩이다. 실시예에서, 다이(120)는 리플로우 공정에 의해 워크피스(103)에 본딩된다. 이러한 리플로우 공정 동안, 커넥터(118)는 다이(120)를 워크피스(103)에 물리적으로 전기적으로 결합시키기 위해 본드 패드(117) 및 다이(120)와 접촉한다.
커넥터(116)가 형성되고 다이(120)가 배치된 이후에, 몰딩 물질(122)이 커넥터(116) 및 다이(120) 상에 그리고 이들 주위에 몰딩된다(도 14의 단계 504). 몰딩 물질(122)은 커넥터(116)와 다이(120) 사이의 갭을 충전하고, 패시베이션층(104)과 접촉할 수 있다. 실시예에서, 몰딩 물질(122)은 다이(120)와 패시베이션층(104) 사이의 갭에 충전된다. 일부 실시예들에서, 몰딩 물질(122)은 몰딩 화합물, 몰딩 언더필, 에폭시, 레진 또는 이들의 조합 등으로 구성된다. 일부 실시예들에서, 몰딩 물질(122)의 상부 표면(122A)은 다이(120)의 상부 표면(120A) 및 커넥터(116)의 상부 표면보다 높다.
도 4는 개구부(124)의 커넥터(116)를 노출하기 위해 몰딩 물질(122)의 패턴화를 나타낸다(도 14의 단계 506). 실시예에서, 몰딩 물질(122)의 상부 표면(122A)이 실질적으로 다이(120)의 상부 표면(120A)과 동일 평면이 될 때까지, 연마 단계일 수 있는 씨닝 단계(thinning step)가 몰딩 물질(122)을 얇게 하도록 수행된다. 일부 실시예들에서, 몰딩 물질(122)은 몰딩 물질(122)을 형상화하고 그것을 다이(120) 및 커넥터(116) 주위의 틈으로 밀어넣기 위해 압력 판 또는 몰드(도시되지 않음)에 의한 가압 몰딩 공정을 겪는다. 그런 다음, 몰딩 물질은 커넥터(116)를 노출하기 위해 몰딩 물질(122)에 개구부(124)를 형성하도록 패턴화된다. 설명에 걸쳐, 개구부(124)는 대안적으로 TMV 개구부(124)로 언급될 수 있다. 일부 실시예들에서, TMV 개구부(124)는 레이저 어블레이션 또는 드릴링 공정, 에칭 공정 또는 이들의 조합 등에 의해 형성된다. TMV 개구부(124)는 워크피스(103)의 상부 표면(103A)에 비직교하고 비평행한 측벽(125)을 갖고, 이 측벽(125)은 몰딩 물질(122)의 하부 표면으로부터 몰딩 물질(122)의 상부 표면(122A)으로 이동할 때, 서로 갈라진다. 일부 실시예들에서, 워크피스(103)는 다양한 TMV 개구부(124)의 부피가 상이하도록 복수의 개구부 크기를 갖는 TMV 개구부(124)를 갖는다(도 9a, 도 9b, 도 10a 및 도 10b 참조).
도 5는 외부 디바이스가 하부 패키지(100)에 물리적으로 전기적으로 결합할 수 있도록 워크피스(103)의 하부 표면(103B) 상에 본드 패드(126) 및 커넥터(128)의 형성을 나타낸다. 본드 패드(126) 및 커넥터(128)는 상기 기술된 본드 패드(117) 및 커넥터(118)와 유사할 수 있어, 여기에서 그 설명을 반복하지 않지만, 본드 패드(117 및 126) 또는 커넥터(118 및 128)는 반드시 동일한 것은 아니다.
도 6은 TMV(130)를 형성하기 위해 하부 패키지(100)의 워크피스(103)에 상부 패키지(200)의 본딩을 나타낸다(도 14 및 단계 508). 본딩 이후에, 하부 패키지(100) 및 상부 패키지(200)는 2개의 패키지들 사이에 갭을 갖는다. 일부 실시예들에서, 패키지들 사이의 갭(G1, G2 및 G3)은 실질적으로 에지 대 에지와 동일하다. 일부 다른 실시예들에서, 예를 들어, 패키지의 휨 현상에 의해 야기되는 갭(G1, G2 및 G3)은 에지마다 달라질 수 있어, 제 1 에지 영역은 갭(G1)을 갖고, 중간 영역은 갭(G2)을 갖고, 제 2 에지 영역은 갭(G3)을 갖는다(도 7a, 도 8a, 도 11a, 도 12a 및 도 13a 참조). 갭(G1 및 G3)은 몰딩 물질(122)의 상부 표면(122A)과 기판(202)의 하부 표면 사이에 있다. 실시예에서, 갭(G2)은 다이(120)의 상부 표면(120A)과 기판(202)의 하부 표면 사이에 있다. 다른 실시예에서, 갭(G2)은 몰딩 물질(122)의 상부 표면(122A)과 기판(202)의 하부 표면 사이에 있다. 실시예에서, 갭(G1)은 대략 0 ㎛ 내지 대략 150 ㎛이다. 실시예에서, 갭(G2)은 대략 0 ㎛ 내지 대략 180 ㎛이다. 실시예에서, 갭(G3)은 대략 0 ㎛ 내지 대략 150 ㎛이다.
상부 패키지(200)는 기판(202), 금속화층(204), 본드 패드(205 및 207), 다이(206A 및 206B), 와이어 본드(208) 및 몰딩 화합물(210)을 포함한다. 일부 실시예들에서, 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 구성된다. 다른 실시예들에서, 기판(202)은 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물 또는 이들의 조합 등과 같은 복합 물질로 구성된다. 실시예에서, 기판(202)은 실리콘 온 인슐레이터(SOI) 기판이다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(SGOI), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 일부 실시예들에서, 기판(202)은 유리섬유 강화 레진 코어와 같은 절연 코어에 기초한다. 코어 물질의 한 예로 FR4와 같은 유리섬유 레진이 있다. 코어 물질에 대한 대안으로 비스말레이미드-트리아진(bismaleimide-triazine; BT) 레진을 포함하고, 또는 대안적으로 다른 PC 기판 물질 또는 필름을 포함한다. 일부 실시예들에서, 아지노모토 빌드 업 필름(Ajinomoto build-up film; ABF)과 같은 빌드업 필름 또는 다른 라미네이트가 기판(202)에 이용된다.
일부 실시예들에서, 기판(202)은 능동 디바이스 및 수동 디바이스(도 6에 도시되지 않음)를 포함한다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 디바이스들이 패키지(200)에 이용될 수 있다. 이러한 디바이스들은 임의의 적합한 방법을 이용하여 형성될 수 있다.
상부 패키지(200)는 또한 금속화층(204)을 포함한다. 금속화층(204)은 능동 디바이스 및 수동 디바이스에 인접하게 형성되고, 기능 회로를 형성하기 위해 다양한 디바이스들을 접속하도록 설계된다. 금속화층(204)은 전도성 물질층들을 상호접속하는 비아와 함께 전도성 물질층(예컨대, 구리)과 유전체층(예컨대, 로우-k 유전체 물질)을 교대로하여 형성되고, 임의의 적합한 공정(예컨대, 퇴적, 다마신, 듀얼 다마신 등)을 통해 형성된다.
본드 패드(207)는 다이(206A 및 206B)를 와이어 본드(208)를 통해 금속화층(204)에 전기적으로 결합시킨다. 본드 패드(205)는 금속화층(204)에 TMV(130)를 전기적으로 결합시키고, 이는 하부 패키지(100)를 상부 패키지(200)에 전기적으로 결합되도록 한다. 일부 실시예들에서, 본드 패드(205 및 207)는 PVD, CVD, ALD 또는 이들의 조합 등에 의해 기판(202) 위에 퇴적된 얇은 시드층(도시되지 않음)을 포함한다. 시드층은 구리, 티타늄, 니켈, 금 또는 이들의 조합 등으로 구성된다. 본드 패드(205 및 207)의 전도성 물질은 얇은 시드층 위에 퇴적된다. 일부 실시예들에서, 전도성 물질은 전기 화학 도금 공정, CVD, ALD, PVD 또는 이들의 조합 등에 의해 형성된다. 실시예에서, 본드 패드(205 및 207)의 전도성 물질은 구리, 텅스텐, 알루미늄, 은, 금 또는 이들의 조합 등이다.
실시예에서, 본드 패드(205 및 207)는 UBM(205 및 207)이고, 티타늄 층, 구리 층, 및 니켈 층과 같은 3개층의 전도성 물질들을 포함한다. 그러나, 크롬/크롬-구리 합금/구리/금의 배치, 티타늄/티타늄 텅스텐/구리의 배치, 또는 구리/니켈/금의 배치와 같은 층 및 물질의 다수의 적합한 배치가 UBM(205 및 207)의 형성에 적합하다. UBM(205 및 207)을 위해 이용될 수 있는 임의의 적합한 물질 또는 물질층이 본 출원의 고려 범위 내에 있다.
본드 패드(207)가 형성된 이후에, 다이(206A 및 206B)가 기판(202)에 부착되고 와이어 본드(208)를 거쳐 본드 패드(207)에 결합된다. 일부 실시예들에서, 다이(206A 및 206B)는 그 안에 트랜지스터, 커패시터, 인덕터, 저항(도시되지 않음) 등과 같은 집적 회로 디바이스를 갖는 디바이스 다이이다. 다른 실시예들에서, 다이(206A 및 206B)는 코어 회로를 갖는 로직 다이이고, 예를 들어, CPU 다이일 수 있다. 일부 실시예들에서, 다이(206A 및 206B)는 메모리 스택과 같은 다수의 적층된 다이들을 포함한다
실시예에서, 몰딩 화합물(210)이 다이(206A 및 206B) 및 와이어 본드(208) 위에 형성된다. 몰딩 화합물(210)은 다이(206A 및 206B) 및 와이어 본드(208)를 보호한다. 일부 실시예들에서, 몰딩 화합물(210)은 몰딩 화합물, 몰딩 언더필, 에폭시, 레진 또는 이들의 조합 등으로 구성된다.
일부 실시예들에서, 상부 패키지(200)와 하부 패키지(100) 간의 본딩 - 본드 패드(205), TMV(130) 및 본드 패드(114)를 거침 - 은 솔더 본딩이거나, 또는 구리 대 구리 본딩 또는 주석 대 주석 본딩과 같은 직접적인 금속 대 금속 본딩이다. 실시예에서, TMV(130)는 리플로우 공정에 의해 본드 패드(114 및 205)에 본딩된다. 이러한 리플로우 공정 동안, TMV(130)는 상부 패키지(200)와 하부 패키지(100)를 물리적으로 전기적으로 결합시키기 위해 본드 패드(114 및 205)와 접촉한다.
실시예에서, 언더필 물질(도시되지 않음)이 하부 패키지(100)와 상부 패키지(200) 사이의 갭에 주입되거나 다른 식으로 형성된다. 일부 실시예들에서, 언더필 물질은 하부 패키지(100)와 상부 패키지(200) 사이에 분배되고, 그런 다음 경화되도록 처리되는 액상 에폭시, 변형 가능 겔, 실리콘 고무 등이다. 이러한 언더필 물질은 무엇보다도 TMV(130)에서의 균열을 줄이고 TMV(130)를 보호하기 위해 이용된다.
도 7a는 복수의 TMV(130)에 의해 상부 패키지(200)에 본딩되는 하부 패키지(100)를 포함하는 도 7b의 반도체 디바이스의 라인 A-A를 따라 취해진 횡단면도를 나타낸다. 도 7b는 하부 패키지(100)가 더욱 명확하게 보여질 수 있도록 상부 패키지(200)가 제거된 도 7a의 평면도를 나타낸다. 이 실시예에서, 도 7a의 횡단면도에 나타난 바와 같이, 중간 영역의 갭(G2)은 패키지(100 및 200)의 에지 영역에서의 갭(G1 및 G3)보다 작다.
도 7b는 2개의 크기(124A 및 124B)의 TMV 개구부(124)를 갖는 실시예의 평면도를 나타낸다. 도 7b는 TMV 개구부(124A)를 갖는 복수의 영역(300A) 및 TMV 개구부(124B)를 갖는 복수의 영역(300B)을 갖는 반도체 디바이스를 나타낸다. 이 실시예에서, 영역(300A)은 하부 패키지(100)의 코너에 있고, 영역(300B) 각각은 한 쌍의 영역(300A) 사이에 있으며 다이(120)에 인접하다.
도 7c는 복수의 TMV(130)에 의해 상부 패키지(200)에 본딩되는 하부 패키지(100)를 포함하는 도 7d의 반도체 디바이스의 라인 B-B를 따라 취해진 횡단면도를 나타낸다. 도 7d는 하부 패키지(100)가 더욱 명확하게 보여질 수 있도록 상부 패키지(200)가 제거된 도 7c의 평면도를 나타낸다. 이 실시예에서, 도 7c의 횡단면도에 나타난 바와 같이, 중간 영역의 갭(G2)은 패키지(100 및 200)의 에지 영역에서의 갭(G1 및 G3)보다 작다.
도 7d는 3개의 크기(124A, 124B 및 124C)의 TMV 개구부(124)를 갖는 실시예의 평면도를 나타내고, TMV 개구부(124C)는 TMV 개구부(124B)보다 크고, TMV 개구부(124A)는 TMV 개구부(124B)보다 작다. 이 실시예는 하부 패키지(100)의 코너에 복수의 영역(300A), 하부 패키지(100)의 각각의 에지의 센터에 TMV 개구부(124C)를 갖는 복수의 영역(300C), 및 영역(300A)과 영역(300C) 사이에 복수의 영역(300B)을 갖는다. 3개의 크기(124A, 124B 및 124C)의 TMV 개구부(124)를 가짐으로써, 이 실시예는 갭(G2)과 갭(G1 및 G3) 간의 더욱 큰 차이를 다룰 수 있다.
도 8a는 복수의 TMV(130)에 의해 상부 패키지(200)에 본딩되는 하부 패키지(100)를 포함하는 도 8b의 반도체 디바이스의 라인 C-C를 따라 취해진 횡단면도를 나타내고, 여기서 갭(G2)은 갭(G1 및 G3)보다 크다. 이 실시예에서, 하부 패키지(100)는 TMV 개구부(124A)를 갖는 복수의 영역(300A) 및 TMV 개구부(124B)를 갖는 복수의 영역(300B)를 갖는다. 이 실시예에서, 영역(300B)은 하부 패키지(100)의 코너에 있고, 영역(300A) 각각은 한 쌍의 영역(300B) 사이에 있으며 다이(120)에 인접하다.
도 9a 및 도 9b는 상이한 크기의 TMV 개구부(124Al 및 124Bl)를 각각 나타낸다. 이러한 실시예들에서, TMV 개구부(124Al 및 124Bl)는 몰딩 물질(122)을 관통해 워크피스(103)의 상부 표면(103A)으로 연장된다. TMV 개구부(124Al)는 몰딩 물질(122)의 상부 표면(122A)에서 폭(WAl)을 갖고, 몰딩 물질(122)의 하부 표면에서 폭(WA2)을 가지며, WA2는 WAl보다 작다. TMV 개구부(124Bl)는 몰딩 물질(122)의 상부 표면(122A)에서 폭(WBl)을 갖고, 몰딩 물질(122)의 하부 표면에서 폭(WB2)을 가지며, WB2는 WBl보다 작고, WA2보다 크다. 따라서, TMV 개구부(124Bl)는 TMV 개구부(124Al)보다 큰 부피를 갖는다. 실시예에서, 폭(WAl, WA2, WB1, 및 WB2)은 대략 30 ㎛ 내지 대략 1000 ㎛이다. 예를 들어, 몰딩 물질(122)을 패턴화하는 레이저 어블레이션 공정에 의해 TMV 개구부(124Al 및 124Bl)의 다양한 폭이 제어된다.
도 10a 및 도 10b는 일부 몰딩 물질(122)이 TMV 개구부(124A2 및 124B2)에서 워크피스(103)의 상부 표면(103A)에 남아 있다는 것을 제외하면, TMV 개구부(124Al 및 124Bl)와 각각 유사한 TMV 개구부(124A2 및 124B2)를 나타낸다. TMV 개구부(124A2)는 몰딩 물질(122)의 두께보다 얇은 깊이(DAl)를 가지므로, 개구부(124A2)는 몰딩 물질(122)을 관통해 완전히 연장되지 않는다. TMV 개구부(124B2)는 몰딩 물질(122)의 두께보다 얇은 깊이(DB1)를 가지므로, 개구부(124B2)는 몰딩 물질(122)을 관통해 안전히 연장되지 않는다.
일부 실시예들에서, 단일 반도체 디바이스는, 반도체 디바이스가 일부 TMV 개구부(124A)(124A1 및/또는 124A2) 및 일부 TMV 개구부(124B)(124Bl 및/또는 124B2)를 포함하도록 하나보다 많은 크기의 TMV 개구부(124)를 포함한다. 일부 실시예들에서, 폭(WB2)과 폭(WA2)의 차이는 대략 20 ㎛보다 크다.
도 11a는 복수의 TMV(130)에 의해 상부 패키지(200)에 본딩되는 하부 패키지(100)를 포함하는 도 11b의 반도체 디바이스의 라인 D-D를 따라 취해진 횡단면도를 나타내고, 여기서 갭(G2)은 갭(G1 및 G3)보다 크고, 갭(G2)의 양측 상에 갭(G4)을 또한 포함하고, 이 갭(G4)은 갭(G1 및 G3)보다 작다. 이 실시예에서, 하부 패키지(100)는 TMV 개구부(124A)를 갖는 복수의 영역(300A) 및 TMV 개구부(124B)를 갖는 복수의 영역(300B)을 갖는다. 이 실시예에서, 제 1 세트의 영역(300A)은 하부 패키지(100)의 코너에 있고, 제 2 세트의 영역(300A)은 하부 패키지(100)의 각각의 에지의 센터에 있으며, 영역(300B) 각각은 한 쌍의 영역(300A) 사이에 있다.
도 12a는 복수의 TMV(130)에 의해 상부 패키지(200)에 본딩되는 하부 패키지(100)를 포함하는 도 12b의 반도체 디바이스의 라인 E-E를 따라 취해진 횡단면도를 나타내고, 여기서 갭(G3)은 갭(G2)보다 크고, 갭(G2)은 갭(G1)보다 크다. 이 실시예에서, 하부 패키지(100)는 TMV 개구부(124A)를 갖는 영역(300A), TMV 개구부(124C)를 갖는 영역(300C), 및 TMV 개구부(124B)를 갖는 영역(300B)을 갖고, 영역(300B)은 영역(300A)과 영역(300C) 사이에 있다. 이 실시예에서, 영역(300A, 300B, 및 300C)은 직사각형으로, 영역(300C)은 하부 패키지(100)의 에지를 따라 정렬되고, 영역(300A)은 하부 패키지(100)의 대향 에지를 따라 정렬되며, 영역(300B)은 영역(300C)과 영역(300A) 사이에 있다.
도 12c는 복수의 TMV(130)에 의해 상부 패키지(200)에 본딩되는 하부 패키지(100)를 포함하는 도 12d의 반도체 디바이스의 라인 F-F를 따라 취해진 횡단면도를 나타내고, 여기서 갭(G3)은 갭(G2)보다 크고, 갭(G2)은 갭(G1)보다 크다. 이 실시예에서, 하부 패키지(100)는 TMV 개구부(124A)를 갖는 영역(300A), TMV 개구부(124C)를 갖는 영역(300C), 및 TMV 개구부(124B)를 갖는 영역(300B)을 갖고, 영역(300B)은 영역(300A)과 영역(300C) 사이에 있다. 이 실시예에서, 영역(300A 및 300C)은 삼각형으로, 삼각형의 코너는 하부 패키지(100)의 코너와 정렬되고, 영역(300B)은 영역(300C)과 영역(300A) 사이에 있다.
도 13a는 복수의 TMV(130)에 의해 상부 패키지(200)에 본딩되는 하부 패키지(100)를 포함하는 도 13b의 반도체 디바이스의 라인 G-G를 따라 취해진 횡단면도를 나타내고, 여기서 갭(G2)은 갭(G1)보다 크고, 갭(G3)은 갭(G2)보다 크고, 갭(G5)은 갭(G2)과 갭(G3) 사이에 횡방향으로 있으며, 갭(G5)은 갭(G1)보다 작다. 이 실시예에서, 하부 패키지(100)는 TMV 개구부(124B)를 갖는 적어도 하나의 영역(300B) 및 TMV 개구부(124A)를 갖는 적어도 하나의 영역(300A)을 갖는다. 게다가, 적어도 하나의 영역(300B)은 갭(G5)과 정렬되고, 적어도 하나의 영역(300A)은 하부 패키지(100)의 나머지 영역을 커버한다.
상부 패키지(200) 및 하부 패키지(100)의 휨은 설계 간에 각각 크게 변하므로, 공정 수율에 영향을 미친다. 패키지의 휨은 다양한 영역(300A, 300B 및 300C)에서의 TMV 개구부 크기(124A, 124B 및 124C)가 공정 수율을 향상시키기 위해 구성되로록 프로토타이핑 동안 측정될 수 있다. 갭이 작은 영역(예컨대, 300B 및 300C)에 큰 TMV 개구부(124)[예컨대, TMV 개구부(124B 및/또는 124C)]를 가짐으로써(예컨대, 도 7a 내지 도 7d 및 도 8a 및 도 8b 참조), 인접한 TMV 간의 브리지의 가능성이 감소되기 때문에, 공정 수율은 증가된다. 또한, 갭이 큰 영역(예컨대, 300A)에 작은 TMV 개구부[예컨대, TMV 개구부(124A)]를 가짐으로써(예컨대, 도 7a 내지 도 7d 및 도 8a 및 도 8b 참조), TMV(130)에 대한 콜드 조인트의 가능성이 감소되기 때문에, 공정 수율은 증가된다.
실시예는 반도체 디바이스로서, 제 1 기판 위의 몰딩 물질 및 몰딩 물질에 제 1 폭을 갖는 제 1 개구부를 포함한다. 반도체 디바이스는 몰딩 물질에 제 2 폭을 갖는 제 2 개구부를 더 포함하고, 제 2 폭은 제 1 폭보다 크다. 제 1 커넥터가 제 1 개구부에 있고, 제 2 커넥터가 제 2 개구부에 있다.
다른 실시예는 적어도 하나의 능동 디바이스를 포함하는 상부 패키지 및 하부 패키지를 포함하는 패키지이다. 하부 패키지는 제 1 기판 위의 제 1 다이 및 제 1 다이를 둘러싸는, 제 1 기판 위의 몰딩 물질을 포함한다. 하부 패키지는 몰딩 물질에 복수의 개구부를 더 포함하고, 복수의 개구부 중 적어도 하나의 개구부는 적어도 하나의 개구부의 제 1 표면에 제 1 폭을 갖고, 복수의 개구부 중 적어도 하나의 다른 개구부는 적어도 하나의 다른 개구부의 제 1 표면에 제 2 폭을 갖고, 제 2 폭은 제 1 폭보다 크다. 하부 패키지는 제 1 기판 위의 복수의 몰딩 관통 비아(TMV)를 더 포함하고, 복수의 TMV 각각은 복수의 개구부 중 하나에 있다. 상부 패키지는 복수의 TMV에 결합된다.
추가의 실시예는 반도체 디바이스를 형성하는 방법으로서, 제 1 기판 위에 몰딩 물질을 형성하는 단계, 및 몰딩 물질에 제 1 개구부를 형성하는 단계를 포함하고, 제 1 개구부는 제 1 폭을 갖는다. 방법은 몰딩 물질에 제 2 개구부를 형성하는 단계를 더 포함하고, 제 2 개구부는 제 2 폭을 갖는다. 제 2 폭은 제 1 폭보다 크다. 방법은 제 1 개구부에 제 1 몰딩 관통 비아(TMV)를 그리고 제 2 개구부에 제 2 TMV를 형성하는 단계를 더 포함한다.
본 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 발명개시에 대한 다양한 변경, 대체, 및 변동이 첨부된 특허청구범위들에 의해 정의된 발명개시의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 동작의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 발명개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 또는 동작을 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 특허청구범위들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 또는 동작을 특허청구범위 내에 포함하는 것으로 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 기판 - 상기 제 1 기판은 제 1 에지 영역, 상기 제 1 에지 영역 옆의 중간 영역, 및 상기 중간 영역 옆에 있되 제 1 에지 영역에 대향하는 제 2 에지 영역을 포함함 - 위에서 두께를 갖는 몰딩 물질;
    상기 제 1 에지 영역에서 상기 몰딩 물질 내에 있는 제 1 개구부 - 상기 제 1 개구부는 제 1 폭을 가짐 -;
    상기 제 1 개구부 내의 제 1 커넥터;
    상기 중간 영역에서 상기 몰딩 물질 내에 있는 제 2 개구부 - 상기 제 2 개구부는 제 2 폭을 갖고, 상기 제 2 폭은 상기 제 1 폭보다 큼 -;
    상기 제 2 개구부 내의 제 2 커넥터;
    상기 제 2 에지 영역에서 상기 몰딩 물질 내에 있는 제 3 개구부 - 상기 제 3 개구부는 제 3 폭을 갖고, 상기 제 3 폭은 상기 제 2 폭보다 큼 -;
    상기 제 3 개구부 내의 제 3 커넥터; 및
    상기 제 1 커넥터, 상기 제 2 커넥터 및 상기 제 3 커넥터에 본딩된 제 2 패키지를 포함하고, 상기 제 2 패키지의 제 1 표면은, 상기 제 1 에지 영역의 제 1 갭, 상기 중간 영역의 제 2 갭 및 상기 제 2 에지 영역의 제 3 갭에 의해 상기 몰딩 물질의 제 1 표면으로부터 물리적으로 이격되고, 상기 제 1 갭은 상기 제 2 갭보다 크고, 상기 제 2 갭은 상기 제 3 갭보다 큰 것인, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 커넥터 및 상기 제 2 커넥터 중 적어도 하나는 몰딩 관통 비아(through-molding via; TMV)인 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 개구부, 상기 제 2 개구부 및 상기 제 3 개구부 중 적어도 하나의 측벽들은 상기 제 1 기판의 제 1 표면에 비직교하고 비평행한 것인, 반도체 디바이스.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 기판 위의 다이를 더 포함하고,
    상기 몰딩 물질의 제 1 표면은 상기 다이의 제 1 표면과 동일 평면에 있는 것인, 반도체 디바이스.
  6. 삭제
  7. 패키지로서,
    제 1 패키지; 및
    제 2 패키지를 포함하고,
    상기 제 1 패키지는,
    제 1 기판 - 상기 제 1 기판은 제 1 영역, 제 2 영역 및 제 3 영역을 갖고, 상기 제 1 영역은 상기 제 1 패키지의 에지의 중앙에 있고, 상기 제 3 영역은 상기 제 1 패키지의 코너에 있으며, 상기 제 2 영역은 상기 제 1 패키지의 에지를 따라 측방향으로 상기 제 1 영역과 상기 제 3 영역 사이에 있음 - 위의 제 1 다이;
    상기 제 1 다이를 둘러싸는, 상기 제 1 기판 위의 몰딩 물질;
    상기 제 1 영역 및 상기 제 3 영역 각각에서 상기 몰딩 물질 내에 있는 제 1 복수의 개구부 - 상기 제 1 복수의 개구부는 상기 몰딩 물질의 상부에서 제 1 폭을 가짐 -;
    상기 제 2 영역에서 상기 물딩 물질 내에 있는 제 2 복수의 개구부 - 상기 제 2 복수의 개구부는 상기 몰딩 물질의 상부 표면에서 제 2 폭을 갖고, 상기 제 2 폭은 상기 제 1 폭보다 큼 - ; 및
    상기 제 1 기판 위의 복수의 몰딩 관통 비아(TMV) - 상기 복수의 TMV 각각은 상기 제 1 복수의 개구부 또는 상기 제 2 복수의 개구부 중 하나에 있음 - 를 포함하고,
    상기 제 2 패키지는 상기 복수의 TMV에 결합되며, 상기 제 1 패키지는 적어도 하나의 능동 디바이스를 포함하는 것인, 패키지.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 기판 - 상기 제 1 기판은 제 1 에지 영역, 상기 제 1 에지 영역 옆의 중간 영역, 및 상기 중간 영역 옆에 있되 상기 제 1 에지 영역에 대향하는 제 2 에지 영역을 포함함 - 위에 두께를 갖는 몰딩 물질을 형성하는 단계;
    상기 제 1 에지 영역에서 상기 몰딩 물질 내에 제 1 개구부 - 상기 제 1 개구부는 제 1 폭을 가짐 - 를 형성하는 단계;
    상기 중간 영역에서 상기 몰딩 물질 내에 제 2 개구부 - 상기 제 2 개구부는 제 2 폭을 갖고, 상기 제 2 폭은 상기 제 1 폭보다 큼 - 를 형성하는 단계;
    상기 제 2 에지 영역에서 상기 몰딩 물질 내에 제 3 개구부 - 상기 제 3 개구부는 제 3 폭을 갖고, 상기 제 3 폭은 상기 제 2 폭보다 큼 - 를 형성하는 단계;
    상기 제 1 개구부에 제 1 몰딩 관통 비아(TMV)를, 상기 제 2 개구부에 제 2 TMV를, 그리고 상기 제 3 개구부에 제 3 TMV를 형성하는 단계; 및
    상기 제 1 TMV, 상기 제 2 TMV 및 상기 제 3 TMV에 제 2 패키지를 본딩하는 단계를 포함하고, 상기 제 2 패키지의 제 1 표면은, 상기 제 1 에지 영역의 제 1 갭, 상기 중간 영역의 제 2 갭, 및 상기 제 2 에지 영역의 제 3 갭에 의해 상기 몰딩 물질의 제 1 표면으로부터 물리적으로 이격되며, 상기 제 1 갭은 상기 제 2 갭보다 크고, 상기 제 2 갭은 상기 제 3 갭보다 큰 것인, 반도체 디바이스를 형성하는 방법.
  9. 삭제
  10. 삭제
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150096949A (ko) * 2014-02-17 2015-08-26 삼성전자주식회사 반도체 패키지 및 그의 형성방법
US9064718B1 (en) * 2014-05-07 2015-06-23 Freescale Semiconductor, Inc. Pre-formed via array for integrated circuit package
KR20150144416A (ko) * 2014-06-16 2015-12-28 한국전자통신연구원 적층 모듈 패키지 및 그 제조 방법
US9666559B2 (en) 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
TWI560827B (en) * 2014-09-15 2016-12-01 Siliconware Precision Industries Co Ltd Semiconductor package and its carrier structure and method of manufacture
US10325853B2 (en) * 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10032704B2 (en) 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
TWI595810B (zh) * 2015-05-22 2017-08-11 欣興電子股份有限公司 封裝結構及其製作方法
CN106298707B (zh) * 2015-06-05 2019-05-21 欣兴电子股份有限公司 封装结构及其制作方法
US10483211B2 (en) 2016-02-22 2019-11-19 Mediatek Inc. Fan-out package structure and method for forming the same
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing
CN107579061B (zh) 2016-07-04 2020-01-07 晟碟信息科技（上海）有限公司 包含互连的叠加封装体的半导体装置
US20180053753A1 (en) * 2016-08-16 2018-02-22 Freescale Semiconductor, Inc. Stackable molded packages and methods of manufacture thereof
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US20180180808A1 (en) * 2016-12-22 2018-06-28 Oracle International Corporation Wafer-level packaged optoelectronic module
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备
WO2019022735A1 (en) * 2017-07-26 2019-01-31 Hewlett-Packard Development Company, L.P. MATRIX CONTACT TRAINING
CN108346952B (zh) * 2018-01-25 2020-11-24 番禺得意精密电子工业有限公司 电连接器固持装置
US10867929B2 (en) 2018-12-05 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US20200312733A1 (en) * 2019-03-29 2020-10-01 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11664300B2 (en) * 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-out packages and methods of forming the same
US20230124933A1 (en) * 2021-10-14 2023-04-20 Advanced Semiconductor Engineering, Inc. Electronic package structure
US11961808B2 (en) * 2021-10-14 2024-04-16 Advanced Semiconductor Engineering, Inc. Electronic package structure with reinforcement element

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222272B1 (en) 1996-08-06 2001-04-24 Nitto Denko Corporation Film carrier and semiconductor device using same
TW460927B (en) * 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
KR101131138B1 (ko) * 2006-01-04 2012-04-03 삼성전자주식회사 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
KR20080061969A (ko) 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US20080157353A1 (en) 2006-12-29 2008-07-03 Texas Instruments Incorporated Control of Standoff Height Between Packages with a Solder-Embedded Tape
US20090039490A1 (en) * 2007-08-08 2009-02-12 Powertech Technology Inc. Mounting assembly of semiconductor packages prevent soldering defects caused by substrate warpage
JP2009099669A (ja) 2007-10-15 2009-05-07 Nec Corp 電子部品の実装構造および実装方法
US20100072600A1 (en) * 2008-09-22 2010-03-25 Texas Instrument Incorporated Fine-pitch oblong solder connections for stacking multi-chip packages
JP2009105441A (ja) 2009-02-04 2009-05-14 Nec Infrontia Corp 半導体装置
KR20100121231A (ko) 2009-05-08 2010-11-17 삼성전자주식회사 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법
US8076762B2 (en) * 2009-08-13 2011-12-13 Qualcomm Incorporated Variable feature interface that induces a balanced stress to prevent thin die warpage
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
US8610270B2 (en) 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8360303B2 (en) 2010-07-22 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Forming low stress joints using thermal compress bonding
KR101712043B1 (ko) 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
KR101719630B1 (ko) * 2010-12-21 2017-04-04 삼성전자 주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US8941232B2 (en) 2011-02-24 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal bumps for cooling device connection
US8530277B2 (en) * 2011-06-16 2013-09-10 Stats Chippac Ltd. Integrated circuit packaging system with package on package support and method of manufacture thereof
US8288208B1 (en) * 2011-07-27 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for semiconductor packages with improved warpage
US8729699B2 (en) 2011-10-18 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structures of integrated circuits
US9030022B2 (en) 2011-10-24 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods for forming the same
US8658464B2 (en) * 2011-11-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mold chase design for package-on-package applications
US8823180B2 (en) * 2011-12-28 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US20130234317A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) * 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8994190B2 (en) 2012-05-22 2015-03-31 Freescale Semiconductor, Inc. Low-temperature flip chip die attach
US8920934B2 (en) * 2013-03-29 2014-12-30 Intel Corporation Hybrid solder and filled paste in microelectronic packaging
KR102063794B1 (ko) * 2013-06-19 2020-01-08 삼성전자 주식회사 적층형 반도체 패키지
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package

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Publication number Publication date
US9252076B2 (en) 2016-02-02
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