KR20130130524A - 비아 패드를 갖는 반도체 소자 - Google Patents

비아 패드를 갖는 반도체 소자 Download PDF

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KR20130130524A
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pad
layer
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박병률
정현수
천진호
최길현
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Abstract

기판 및 상기 기판의 표면 상에 형성된 절연층, 상기 기판 및 상기 절연층을 수직으로 관통하고, 상기 절연층 상에 표면이 노출된 관통 비아 구조체, 및 상기 노출된 관통 비아 구조체의 표면 상에 형성된 비아 패드를 포함하고, 상기 비아 패드는, 상기 노출된 관통 비아 구조체의 표면 상에 직접적으로 형성된 비아 패드 바디, 및 상기 비아 패드 바디의 하부에 형성되고, 상기 절연층 내부로 돌출하여 상기 관통 비아 구조체를 둘러싸는 비아 패드 인레이를 포함하고, 상기 비아 패드 바디 및 상기 비아 패드 인레이는 상기 절연층 상에 직접적으로 형성된 비아 패드 배리어 층, 및 상기 비아 패드 배리어 층 상에 형성된 비아 패드 금속층을 포함하는 반도체 소자가 제안된다.

Description

비아 패드를 갖는 반도체 소자{Semiconductor Devices Having a Via Pad}
본 발명은 비아 패드를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 높아지면서, 각 구성 요소들의 작은 손실들이 치명적인 손실이 될 수도 있다.
본 발명이 해결하고자 하는 과제는 관통 비아 구조체 및 비아 패드를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 비아 패드 및 재배선 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 인레이를 갖는 비아 패드 및 비아 패드를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 인레이를 갖는 재배선 구조체 및 재배선 구조체를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 인레이를 갖는 재배선 패드 및 재배선 패드를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 관통 비아 구조체와 중첩하고 인레이를 포함하는 비아 패드 및 인레이를 포함하는 비아 패드를 갖는 반도체 소자, 및 그 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 일체형으로 형성된 비아 패드, 재배선 구조체, 및/또는 재배선 패드, 및 그것들을 포함하는 반도체 소자, 및 그 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다양한 과제를 해결한 구성 요소들 및 반도체 소자들 중 하나 이상을 포함하는 메모리 모듈, 반도체 모듈, 전자 시스템들, 및 모바일 기기를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판, 상기 기판을 수직으로 관통하고 일 단부의 표면이 상기 기판의 표면 상으로 노출된 관통 비아 구조체, 및 상기 관통 비아 구조체 상에 배치된 비아 패드를 포함하고, 상기 비아 패드는, 상기 관통 비아 구조체 상에 배치된 비아 패드 바디, 및 상기 관통 비아 패드 바디의 하부에 형성되고 상기 관통 비아 구조체의 일 측방향에 위치하는 비아 패드 인레이를 포함할 수 있다.
상기 반도체 소자는 상기 기판과 상기 비아 패드 사이에 형성된 표면 절연층을 더 포함하고, 및 상기 비아 패드는 상기 표면 절연층과 직접적으로 접촉할 수 있다.
상기 표면 절연층은 상기 비아 패드 인레이를 둘러싸는 리세스를 포함할 수 있다.
상기 비아 패드 인레이는 측벽부 및 바닥부를 포함하고, 상기 측벽부가 상기 관통 비아 구조체와 직접적으로 접촉할 수 있다.
상기 비아 패드 바디는, 상기 표면 절연층 상에 형성된 비아 패드 배리어 층, 및 상기 비아 패드 배리어 층 상에 형성된 비아 패드 금속층을 포함하고, 상기 비아 패드 배리어 층은 상기 관통 비아 구조체와 직접적으로 접촉할 수 있다.
상기 비아 패드 배리어 층은 상기 리세스의 표면 상으로 연장하고, 상기 비아 패드 금속층은 상기 리세스를 채우도록 상기 리세스의 표면 상의 상기 비아 패드 배리어 층 상에 형성될 수 있다.
상기 반도체 소자는 상기 기판과 상기 표면 절연층 사이에 형성된 버퍼 절연층을 더 포함할 수 있다.
상기 표면 절연층은 실리콘 질화물을 포함하고, 및 상기 버퍼 절연층은 실리콘 산화물을 포함할 수 있다.
상기 반도체 소자는 상기 비아 패드의 측면을 감싸는 패시베이션 층을 더 포함할 수 있다.
상기 비아 패드 바디는 상면이 평탄한 메사 모양을 갖고, 상기 비아 패드는, 상기 비아 패드 바디 상에 형성되고 상면이 평탄한 비아 패드 캡핑층을 더 포함할 수 있다.
상기 관통 비아 구조체는, 상기 기판 내에 형성된 비아 홀, 상기 비아 홀의 내벽에 컨포멀하게 형성된 비아 배리어 층, 및 상기 비아 홀을 채우도록 상기 비아 배리어 층 상에 형성된 비아 플러그를 포함하고, 및 상기 비아 플러그는 상기 비아 패드와 직접적으로 접촉할 수 있다.
상기 반도체 소자는 상기 기판 상에 형성된 재배선 구조체를 더 포함하고, 상기 재배선 구조체는 상기 비아 패드 바디와 물질적으로 연속하는 배선 바디를 포함할 수 있다.
상기 재배선 구조체는, 상기 배선 바디의 하부에 형성된 배선 인레이를 더 포함할 수 있다.
상기 반도체 소자는 상기 기판 상에 형성된 재배선 패드를 더 포함하고, 상기 재배선 패드는 상기 배선 바디와 물질적으로 연속하는 재배선 바디, 및 상기 재배선 바디의 하부에 형성된 재배선 인레이를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 및 상기 기판의 표면 상에 형성된 절연층, 상기 기판 및 상기 절연층을 수직으로 관통하고, 상기 절연층 상에 표면이 노출된 관통 비아 구조체, 및 상기 노출된 관통 비아 구조체의 표면 상에 형성된 비아 패드를 포함하고, 상기 비아 패드는, 상기 노출된 관통 비아 구조체의 표면 상에 직접적으로 형성된 비아 패드 바디, 및 상기 비아 패드 바디의 하부에 형성되고, 상기 절연층 내부로 돌출하여 상기 관통 비아 구조체를 둘러싸는 비아 패드 인레이를 포함하고, 상기 비아 패드 바디 및 상기 비아 패드 인레이는 상기 절연층 상에 직접적으로 형성된 비아 패드 배리어 층, 및 상기 비아 패드 배리어 층 상에 형성된 비아 패드 금속층을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 다양한 실시예들에 반도체 소자는 기계적 및 물리적으로 안정한 비아 패드를 포함할 수 있다. 본 발명의 다양한 실시예들에 반도체 소자는 기계적 및 물리적으로 안정한 재배선 구조와 재배선 패드를 포함할 수 있다. 본 발명의 다양한 실시예들에 반도체 소자는 습식 식각 등에 의해 발생하는 언더-컷의 영향을 최소화시킬 수 있다. 본 발명의 다양한 실시예들에 의한 반도체 소자는 관통 비아 플러그와 비아 패드의 접촉이 안정하게 유지될 수 있으므로 관통 비아 플러그와 비아 패드의 접촉 저항이 낮게 유지될 수 있다. 따라서, 우수한 반도체 소자의 전기적 성능이 보장될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들의 관통 비아 구조체들, 비아 패드들, 재배선 구조체들, 및 재배선 패드들을 개념적으로 도시한 표면의 레이아웃도들이다.
도 2a는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들의 관통 비아 구조체들 및 비아 패드들을 개략적으로 도시한 상면도 또는 레이아웃도이고,
도 2b 내지 2e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들의 관통 비아 구조체들 및 비아 패드들을 개략적으로 도시한 종단면도들이다.
도 3a 내지 3c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 패드들을 개략적으로 도시한 상면도들 또는 레이아웃들이다.
도 4a 및 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 패드들을 개략적으로 도시한 종단면도들이다.
도 5a 및 5b는 본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조체들을 개략적으로 도시한 상면도 및 종단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 평면도이고, 도 6b는 도 6a의 I-I', II-II', 및 III-III' 방향을 따라 취한 종단면도들이고, 및 도 6c는 도 6a의 IV-IV' 방향을 따라 취한 종단면도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 평면도이고, 도 7b는 도 7a 의 V-V', VI-VI', 및 VII-VII' 방향을 따라 취한 종단면도들이고, 및 도 7c는 도 7a의 VIII-VIII' 방향을 따라 취한 종단면도이다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(를 개략적으로 도시한 평면도이고, 도 8b는 도 8a 의 IX-IX', X-X', 및 XI-XI' 방향을 따라 취한 종단면도들이고, 및 도 8c는 도 8a의 XII-XII' 방향을 따라 취한 종단면도이다.
도 9a 내지 9d는 본 발명의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 플로 차트들이다.
도 10a 내지 10n은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 설명하는 종단면도들이다.
도 11a 내지 11f는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 종단면도들이다.
도 12a 및 12b 내지 17a 및 17b는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 설명하는 종단면도들이다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 20 및 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
도 22는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A, 1B)의 관통 비아 구조체들(40), 비아 패드들(50), 재배선 구조체들(80), 및 재배선 패드들(90)을 개념적으로 도시한 표면의 레이아웃도들이다.
도 1a 및 1b를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자들(1A, 1B)은, 기판(10)의 표면 상에 노출된 관통 비아 구조체들(40), 비아 패드들(50), 재배선 구조체들(80) 및 재배선 패드들(90)을 포함할 수 있다.
기판(10)의 표면은 실리콘 기판, 실리콘 질화물, 실리콘 산화물, 폴리이미드, 감광성 폴리이미드, BCB, 또는 기타 유기 또는 무기 고분자물을 포함할 수 있다.
관통 비아 구조체들(40)은 기판(10)의 일부 또는 전부를 관통할 수 있다. 관통 비아 구조체들(40)의 일 단부들은 기판(10)의 표면 상에 노출될 수 있다.
비아 패드들(50)은 관통 비아 구조체들(40)과 중첩하도록 기판(10)의 표면 상에 다양하게 배열될 수 있다. 비아 패드들(50)은 관통 비아 구조체들(40)과 전기적으로 연결될 수 있다.
재배선 구조체들(80)은 비아 패드들(50)과 전기적 및/또는 물질적으로 연결될 수 있다. 재배선 구조체들(80)은 비아 패드들(50)과 재배선 패드들(90)을 전기적 및/또는 물질적으로 연결할 수 있다. 재배선 패드들(90)은 재배선 구조체들(80)과 전기적 및/또는 물질적으로 연결될 수 있다. 재배선 패드들(90)은 재배선 구조체들(80)의 일부일 수 있다.
도 1a를 다시 참조하면, 관통 비아 구조체들(40)은 기판(10)의 중앙을 지나는 가상의 직선 상에 행 또는 열을 이루도록 배열될 수 있다. 도 1a에는 예시적으로 관통 비아 구조체들(40)이 하나의 행을 이루며 배열된 것으로 도시되었으나, 다수 개의 행 또는 열을 이루도록 배열될 수 있다. 재배선 패드들(90)은 기판(10) 상의 다양한 위치, 예를 들어 외곽 영역에 배열될 수 있다.
도 1b를 다시 참조하면, 관통 비아 구조체들(40)은 기판(10)의 외곽 영역에 열을 이루도록 배열될 수 있다. 재배선 패드들(90)은 기판(10) 상의 다양한 위치에 배열될 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A, 1B)은 관통 비아 구조체들(40)을 통하여 수신한 공급 전압, 기준 전압, 접지 전압, 및 다양한 전기적 신호들을 비아 패드들(50) 및 재배선 구조체들(80)을 이용하여 다양한 위치에 배열된 재배선 패드들(90)로 분배할 수 있다. 또는, 반도체 소자들(1A, 1B)은 재배선 패드들(90)을 통하여 수신한 공급 전압, 기준 전압, 접지 전압, 및 다양한 전기적 신호들을 재배선 구조체들(80)을 이용하여 다양한 위치에 배치된 비아 패드들(50) 및/또는 관통 비아 구조체들(40)로 분배할 수 있다.
도 2a는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(11A-11E)의 관통 비아 구조체들(40) 및 비아 패드들(50)을 개략적으로 도시한 상면도 또는 레이아웃도이고, 도 2b 내지 2e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(11A-11E)의 관통 비아 구조체들(40) 및 비아 패드들(50)을 개략적으로 도시한 종단면도들이다.
도 2a 및 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자들(11A, 11B)은 기판(10) 및 표면 절연층(15)을 관통하는 관통 비아 구조체(40) 및 관통 비아 구조체(40) 상의 비아 패드들(50)를 포함할 수 있다.
기판(10)은 벌크 실리콘 또는 SOI(silicon on insulator)를 포함할 수 있다.
기판(10) 상에 표면 절연층(15)이 형성될 수 있다. 예를 들어, 표면 절연층(15)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다.
관통 비아 구조체(40)는 기판(10) 및 표면 절연층(15)을 수직으로 관통할 수 있다. 관통 비아 구조체(40)의 표면은 상면이 표면 절연층(15) 상에노출될 수 있다. 관통 비아 구조체(40)의 표면은 표면 절연층(15)의 표면과 동일할 수 있다.
관통 비아 구조체(40)는 비아 홀(41)의 내벽에 컨포멀하게 형성된 비아 라이너(43), 및 비아 라이너(43)의 내벽 상에 컨포멀하게 형성된 비아 배리어 층(45) 및 비아 홀(41)의 내부를 채우도록 비아 배리어 층(45) 내에 형성된 비아 플러그(49)를 포함할 수 있다. 비아 홀(41)은 기판(10)의 일부 또는 전부 및 표면 절연층(15)의 전부를 관통할 수 있다. 비아 라이너(43)는 실리콘 산화물 또는 실리콘 질화물 같은 절연성 물질을 포함할 수 있다. 비아 배리어 층(45)은 배리어 금속을 포함할 수 있다. 예를 들어, Ti, TiN, Ta, TaN, TiW, WN, 또는 기타 난반응성 금속(refractory metal) 또는 금속 화합물을 포함하는 단층 또는 다층으로 형성될 수 있다. 비아 플러그(49)는 Cu, W, Al, 또는 기타 금속을 포함할 수 있다.
비아 패드들(50)은 관통 비아 구조체(40) 상에 실질적으로 원형 또는 다각형의 메사(mesa) 모양으로 형성될 수 있다. 비아 패드들(50)은 비아 패드 바디들(60) 및 비아 패드들(50)의 하부에 형성된 비아 패드 인레이들(70, inlay)을 포함할 수 있다. 비아 패드 인레이들(70)은 측벽 및 바닥면을 포함할 수 있다. 비아 패드 바디들(60)는 표면 절연층(15)의 외부 또는 상부에 형성될 수 있다. 비아 패드 인레이들(70)은 관통 비아 구조체(40)의 측 방향들에 위치할 수 있다. 비아 패드 인레이들(70)은 관통 비아 구조체(40)와 수평 방향으로 이격될 수 있다. 예를 들어, 비아 패드 인레이들(70)은 관통 비아 구조체(40)의 측면과 이격될 수 있다. 비아 패드 인레이들(70)는 상면도에서(in a top view) 관통 비아 구조체(40)를 에워싸도록 중첩하는 링 또는 다각형 형태를 가질 수 있다. 비아 패드 인레이들(70)의 직경 또는 한 변의 길이는 비아 패드 바디들(60)의 직경 또는 한 변의 길이보다 작을 수 있다. 예를 들어, 비아 패드 인레이들(70)은 상면도에서 비아 패드 바디들(60)에 가려지도록 중첩될 수 있다. 비아 패드 인레이들(70)은 측면도(in a side view) 또는 종단면에서에서 아래쪽으로 돌출할 수 있다. 비아 패드 인레이들(70)은 표면 절연층(15)의 내부에 상감된 모양으로 형성될 수 있다. 예를 들어, 비아 패드 인레이들(60)은 표면 절연층(15)의 표면이 리세스되어 비아 패드 리세스(Rv)가 형성되고, 비아 패드 리세스(Rv) 내에 채워지도록 아래쪽으로 돌출한 모양을 가질 수 있다. 비아 패드 바디들(60)와 비아 패드 인레이들(70)는 일체형으로 형성될 수 있다. 예를 들어, 비아 패드 바디들(60)과 비아 패드 인레이들(70)은 동일한 물질을 포함할 수 있다. 비아 패드 바디들(60)과 비아 패드 인레이들(70)은 물질적으로 연속될 수 있다.
비아 패드들(50)은 비아 패드 배리어 층(55), 비아 패드 금속층(59), 및 비아 패드 캡핑층(65V)을 포함할 수 있다. 비아 패드 배리어 층(55)은 표면 절연층(15)의 표면 프로파일을 따라 컨포멀하게 형성될 수 있다. 예를 들어, 비아 패드 배리어 층(55)은 표면 절연층(15)의 표면 및 비아 패드 리세스(Rv)의 표면 상에 컨포멀하게 형성될 수 있다. 비아 패드 배리어 층(55)은 Ti, TiN, Ta, TaN, TiW, WN, 또는 기타 난반응성 금속(refractory metal) 또는 금속 화합물을 포함하는 단층 또는 다층으로 형성될 수 있다. 비아 패드 배리어 층(55) 상에 비아 패드 금속층(59)이 직접적으로 형성될 수 있다. 비아 패드 금속층(59)은 Cu, W, Al, Ni, Sn, Ag, Au, 또는 기타 금속을 포함할 수 있다. 비아 패드 금속층(59) 상에 비아 패드 금속층(59)의 표면을 덮도록 비아 패드 캡핑층(65V)이 형성될 수 있다. 비아 패드 캡핑층(65V)은 Ni, Ag, 또는 그 금속들을 포함하는 합금 등으로 단층 또는 다층으로 형성될 수 있다. 비아 패드 배리어 층(55)이 비아 패드 바디들(60)과 비아 패드 인레이들(70)의 하부에 물질적으로 연속되도록 연장할 수 있다. 비아 패드 금속층(59)이 비아 패드 바디들(60)과 비아 패드 인레이들(70)의 메인 바디로 형성될 수 있다. 예를 들어, 비아 패드 바디들(60)과 비아 패드 인레이들(70)은 비아 패드 배리어 층(55) 및 비아 패드 금속층(59)을 공유할 수 있다. 또는, 비아 패드 배리어 층(55) 및 비아 패드 금속층(59)은 위치에 따라 비아 패드 바디들(60A) 및 비아 패드 인레이들(70)의 구성 요소로 포함될 수 있다.
도 2a 및 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(11C)는 기판(10) 및 표면 절연층(15)을 관통하는 관통 비아 구조체(40), 및 관통 비아 구조체(40) 상의 비아 패드들(50)을 포함하고, 표면 절연층(15) 및 비아 패드(50C)의 측면을 덮는 패시베이션 층(69)을 더 포함할 수 있다. 패시베이션 층(69)은 실리콘 질화물, 실리콘 산화물, 폴리이미드, 감광성 폴리이미드, BCB, 또는 기타 유기 고분자물 또는 무기 고분자물을 포함할 수 있다.
도 2a 및 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(11D)는 기판(10) 및 표면 절연층(15)을 관통하는 관통 비아 구조체(40), 및 관통 비아 구조체(40) 상의 비아 패드들(50)을 포함하고, 기판(10)의 표면과 표면 절연층(15) 사이에 버퍼 절연층(13)을 더 포함할 수 있다. 버퍼 절연층(13)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 버퍼 절연층(13)은 실리콘 산화물을 포함할 수 있고, 표면 절연층(15)은 실리콘 질화물을 포함할 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(11E)는 기판(10) 및 표면 절연층(15)을 관통하는 관통 비아 구조체(40), 관통 비아 구조체(40) 상의 비아 패드들(50), 기판(10)의 표면과 표면 절연층(15) 사이의 버퍼 절연층(13), 및 표면 절연층(15) 및 비아 패드(50C)의 측면을 덮는 패시베이션 층(69)을 더 포함할 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(11A-11E)은 비아 패드 인레이들(70)을 포함함으로써, 길어지고 넓어진 비아 패드 배리어 층(55)을 포함할 수 있다. 예를 들어, 관통 비아 구조체(40)로부터 비아 패드(50)의 외곽 면까지 비아 패드 배리어 층(55)의 길이가 비아 패드 인레이(70)의 측벽들에 해당하는 길이만큼 길어질 수 있다. 따라서, 비아 패드 배리어 층(55)을 제거하는 공정에서 받게되는 비아 패드 배리어 층(55)의 부분적인 손상이 무시될 수 있다. 즉, 비아 패드 배리어 층(55)이 과잉 제거되어 언더-컷(이후의 도면에서 설명될 것이다) 등이 발생하더라도, 그로 인한 비아 패드 금속층(59)의 손상이 방지 또는 완화될 수 있다. 예를 들어, 비아 패드 배리어 층(55)이 손상되는 경우, 표면 절연층(15)의 표면과 비아 패드 금속층(59)의 사이에 공간, 예를 들어 언더-컷이 형성될 경우, 비아 패드 금속층(59)이 충분히 지지되지 못할 수 있어서 무너지거나, 기울어지거나, 부분적인 손상이 유발될 수 있다. 그러나, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(11A-11E)은 비아 패드 배리어 층(55)의 길이 및 면적이 충분하여 표면 절연층(15) 또는 하부의 물질층과 비아 패드 금속층(59)의 접착력이 충분히 유지될 수 있다. 또한, 비아 패드 인레이(70)를 형성하는 비아 패드 금속층(59)으로 인하여, 비아 패드 배리어 층(55)의 손상에 상관 없이 비아 패드 바디(60)가 온전한 형태로 유지될 수 있다. 예를 들어, 비아 패드 인레이(70)는 비아 패드 바디(60)에 기계적, 물리적 내력을 부가하여줄 수 있다. 또한, 비아 패드 배리어 층(55)의 면적이 증가하므로, 비아 패드 배리어 층(55)의 접착 능력이 우수해질 수 있다. 또는, 비아 패드 배리어 층(55)가 포함하는 물질을 가격이 낮은 물질로 교체하더라도 전체적인 접착 능력이 비슷하게 유지될 수 있다. 예를 들어, 식각 내성이 높고 접착 능력이 좋은 고가의 물질을 사용하지 않아도 전체적인 비아 패드 배리어 층(55)의 요구 조건이 충족될 수 있다.
도 3a 내지 3c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 패드들(50)을 개략적으로 도시한 상면도들 또는 레이아웃들이다.
도 3a를 참조하면, 본 발명의 다양한 실시예들에 의한 비아 패드들(50)은, 비아 패드 바디들(60)과 바 형태의 비아 패드 인레이들(70)을 포함할 수 있다. 바 형태의 비아 패드 인레이들(70)는 다수 개의 선형, 박스형, 또는 원호형으로 형성, 배열될 수 있다.
도 3b를 참조하면, 본 발명의 실시예들에 의한 비아 패드들(50)은 비아 패드 바디들(60)과 내부 비아 패드 인레이들(70i) 및 외부 비아 패드 인레이들(70o)을 포함할 수 있다. 비아 패드 인레이들(70i, 70o)은 관통 비아 구조체(40)를 둘러싸는 링 형태로 형성될 수 있다. 도 3b 에는 예시적으로 2개의 동심원 또는 동심 다각형 형태의 비아 패드 인레이들(70i, 70o)이 도시되었다.
도 3c를 참조하면, 본 발명의 실시예들에 의한 비아 패드들(50)은 바 형태의 내부 비아 패드 인레이들(70i) 및 외부 비아 패드 인레이드(70o)을 포함할 수 있다. 내부 비아 패드 인레이들(70i) 및 외부 비아 패드 인레이들(70o)은 서로 중첩되지 않거나, 중첩 정도를 줄이도록, 서로 엇갈리게 형성, 배열될 수 있다. 예를 들어, 내부 비아 패드 인레이들(70i)은 바 형태로 형성될 수 있고, 외부 비아 패드 인레이들(70o)은 엘보우 형태로 형성될 수 있다.
도 4a 및 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 패드들(50I, 50J)을 개략적으로 도시한 종단면도들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 비아 패드(50)는 다중 비아 패드 인레이들(70i, 70o)을 포함할 수 있다. 예를 들어, 도 3b 및 3c를 더 참조하여, 비아 패드는 내부 비아 패드 인레이(70i) 및 외부 비아 패드 인레이(70o)를 포함할 수 있다. 비아 패드 인레이들(70i, 70o)과 관통 비아 구조체(40)는 서로 이격될 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 의한 비아 패드(50)는 다중 비아 패드 인레이들(70i, 70o)을 포함하고, 내부 비아 패드 인레이(70i)가 관통 비아 구조체(40)와 접촉할 수 있다. 예를 들어, 관통 비아 구조체(40)의 측면이 표면 절연층(15) (10) 상에 노출되고, 비아 배리어 층(47)과 직접적으로 접촉할 수 있다. 내부 비아 패드 인레이(70i)의 측벽과 관통 비아 구조체(40)의 측면이 전기적으로 연결되도록 접촉할 수 있다.
도 5a 및 5b는 본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조체들(80)을 개략적으로 도시한 상면도 및 종단면도이다.
도 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조체(80)는, 배선 바디(81, interconnection body) 및 배선 인레이(82)를 포함할 수 있다. 배선 인레이(82)는 배선 바디(81)를 따라 연장할 수 있다. 배선 인레이(82)의 폭은 배선 바디(81)의 폭보다 좁을 수 있다. 예를 들어, 배선 인레이(82)는 상면도에서 배선 바디(81)에 완전이 가려지도록 중첩될 수 있다. 배선 인레이(82)는 측면도 또는 종단면도에서 아래쪽으로 돌출한 모양을 가질 수 있다. 배선 인레이(82)는 표면 절연층(15) 내부에 상감된 모양으로 형성될 수 있다. 예를 들어, 배선 인레이(82)는 표면 절연층(10)의 표면이 리세스되어 배선 리세스(Rr)가 형성되고, 배선 리세스(Rr) 내에 채워지도록 아래쪽으로 돌출한 모양을 가질 수 있다. 배선 바디(81)와 배선 인레이(82)는 일체형으로 형성될 수 있다. 배선 바디(81)와 배선 인레이(82)는 동일한 물질을 포함할 수 있다. 배선 바디(81)와 배선 인레이(82)는 물질적으로 연속될 수 있다.
재배선 구조체(80)는 배선 배리어 층(85), 배선 금속층(89), 및/또는 배선 캡핑층(65R)을 포함할 수 있다. 배선 배리어 층(85)은 표면 절연층(15)의 표면 프로파일을 따라 컨포멀하게 형성될 수 있다. 예를 들어, 배선 배리어 층(85)은 표면 절연층(15)의 표면 및 배선 리세스(Rr)의 표면 상에 컨포멀하게 형성될 수 있다. 배선 배리어 층(85)은 Ti, TiN, Ta, TaN, TiW, WN, 또는 기타 난반응성 금속(refractory metal) 또는 금속 화합물을 포함하는 단층 또는 다층으로 형성될 수 있다. 배선 배리어 층(85) 상에 배선 금속층(89)이 형성될 수 있다. 배선 금속층(89)은 Cu, W, Al, Ni, Sn, Ag, Au, 또는 기타 금속을 포함할 수 있다. 배선 금속층(89) 상에 배선 금속층(89)의 표면을 덮도록 배선 캡핑층(65R)이 형성될 수 있다. 배선 캡핑층(65R)은 Ni, Ag, 또는 그 금속들을 포함하는 합금 등으로 단층 또는 다층으로 형성될 수 있다. 따라서, 배선 바디(81A) 및 배선 인레이(82)는 각각 배선 배리어 층(85), 배선 금속층(89), 및 배선 캡핑층(65R)을 포함할 수 있다.
도 5b를 참조하면, 본 발명의 다양한 실시예들에 의한 재배선 구조체(80)는 배선 바디(81) 및 배선 바디(82)를 따라 평행하는 다수 개의 배선 인레이들(82a, 82b)을 포함할 수 있다. 배선 인레이들(82a, 82b)은 서로 이격될 수 있다. 배선 인레이들(82a, 82b)은 상면도에서 배선 바디(81)에 가려지도록 배선 바디(81)의 폭보다 좁은 폭들을 가질 수 있다. 배선 인레이들(82a, 82b)은 아래쪽으로 돌출할 수 있다. 배선 인레이(Rr)를 갖는 재배선 구조체(80)의 효과는 도 2a 내지 2e를 참조하여 설명된 비아 패드(50)의 효과를 참조하면 쉽게 이해될 수 있을 것이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(12A)를 개략적으로 도시한 평면도이고, 도 6b는 도 6a의 I-I', II-II', 및 III-III' 방향을 따라 취한 종단면도들이고, 및 도 6c는 도 6a의 IV-IV' 방향을 따라 취한 종단면도이다.
도 6a 내지 6c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(12A)는 관통 비아 구조체(40), 비아 패드(50), 재배선 구조체(80), 및 재배선 패드(90)를 포함할 수 있다.
관통 비아 구조체(40)는 기판(10) 및 기판(10) 상의 표면 절연층(15)을 수직으로 관통하고 상면이 표면 절연층(15) 위로 노출될 수 있다. 비아 패드(50)는 표면 절연층(15) 상에 관통 비아 구조체(40)의 상면과 직접적으로 접촉하도록 배치될 수 있다. 비아 패드(50)는 비아 패드 바디(60) 및 비아 패드 인레이(70)를 포함할 수 있다. 관통 비아 구조체(40) 및 비아 패드(50)는 본 명세서에 첨부된 다른 도면들을 더 참조하여 보다 상세하게 이해될 수 있을 것이다.
재배선 구조체(80)는 표면 절연층(15) 상에 직접적으로 배치될 수 있다. 재배선 구조체(80)는 비아 패드(50)와 전기적으로 연결될 수 있다. 예를 들어, 재배선 구조체(80)는 비아 패드(50)와 직접적으로 접촉할 수 있다. 비아 패드 배리어층(55)과 배선 배리어 층(85)이 일체형으로 형성될 수 있다. 예를 들어, 비아 패드 배리어 층(55)과 배선 배리어 층(85)은 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 비아 패드 금속층(55)과 배선 금속층(85)이 일체형으로 형성될 수 있다. 예를 들어, 비아 패드 금속층(55)과 배선 금속층(85)은 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 비아 패드 캡핑층(65V)과 배선 캡핑층(65R)이 일체형으로 형성될 수 있다. 예를 들어, 비아 패드 캡핑층(65V)과 배선 캡핑층(65R)은 물질적으로 연속되도록 동일한 물질을 포함할 수 있다.
재배선 패드(90)는 재배선 패드 배리어 층(95), 재배선 패드 금속층(99), 및 재배선 패드 캡핑층(65P)을 포함할 수 있다. 재배선 패드(90)는 표면 절연층(15) 상에 직접적으로 배치될 수 있다. 재배선 패드(90)는 재배선 구조체(80)와 전기적으로 연결될 수 있다. 예를 들어, 재배선 패드(90)는 재배선 구조체(80)와 직접적으로 접촉할 수 있다. 배선 배리어 층(85)과 재배선 패드 배리어 층(95)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 배선 금속층(89)과 재배선 패드 금속층(99)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 배선 캡핑층(65R)과 재배선 패드 캡핑층(65P)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(12B)를 개략적으로 도시한 평면도이고, 도 7b는 도 7a 의 V-V', VI-VI', 및 VII-VII' 방향을 따라 취한 종단면도들이고, 및 도 7c는 도 7a의 VIII-VIII' 방향을 따라 취한 종단면도이다.
도 7a 내지 7c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(12B)는 관통 비아 구조체(40), 비아 패드(50), 재배선 구조체(80), 및 재배선 패드(90)를 포함할 수 있다. 비아 패드(50)는 비아 패드 인레이(70)를 포함하고 및 재배선 구조체(80)는 배선 인레이(82)를 포함할 수 있다. 비아 패드 인레이(70)와 배선 인레이(82)가 전기적으로 연결될 수 있다. 예를 들어, 비아 패드 배리어 층(55)과 배선 배리어 층(85)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 비아 패드 금속층(59)과 배선 금속층(89)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 비아 패드 캡핑층(65V)과 배선 캡핑층(65R)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 비아 패드 인레이(70)와 배선 인레이(82)는 동일한 깊이 또는 동일한 두께를 가질 수 있다. 예를 들어, 비아 패드 배리어 층(55)과 배선 배리어 층(85)은 동일한 하면 및 동일한 상면을 가질 수 있다. 비아 패드 금속층(59)과 배선 금속층(89)이 동일한 하면 및 동일한 상면을 가질 수 있다. 비아 패드 캡핑층(65V)과 배선 캡핑층(65R)이 동일한 하면 및 동일한 상면을 가질 수 있다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(12C)를 개략적으로 도시한 평면도이고, 도 8b는 도 8a 의 IX-IX', X-X', 및 XI-XI' 방향을 따라 취한 종단면도들이고, 및 도 8c는 도 8a의 XII-XII' 방향을 따라 취한 종단면도이다.
도 8a 내지 8c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(12C)는 관통 비아 구조체(40), 비아 패드(50), 재배선 구조체(80), 및 재배선 패드(90)를 포함할 수 있다. 비아 패드(50)는 비아 패드 인레이(70)를 포함하고, 재배선 구조체(80)는 배선 인레이(82)를 포함하고, 재배선 패드(90)는 배선 패드 인레이(92)를 포함할 수 있다.
배선 인레이(82)와 재배선 패드 인레이(92)가 전기적으로 연결될 수 있다. 예를 들어, 배선 배리어 층(85)과 재배선 패드 배리어 층(95)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 배선 금속층(89)과 재배선 패드 금속층(99)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 배선 캡핑층(65R)과 재배선 패드 캡핑층(65P)이 물질적으로 연속되도록 동일한 물질을 포함할 수 있다. 배선 인레이(82)와 재배선 패드 인레이(92)는 동일한 깊이 또는 동일한 두께를 가질 수 있다. 예를 들어, 배선 배리어 층(85)과 재배선 패드 배리어 층(95)은 동일한 하면 및 동일한 상면을 가질 수 있다. 배선 금속층(89)과 재배선 패드 금속층(99)이 동일한 하면 및 동일한 상면을 가질 수 있다. 배선 캡핑층(65R)과 재배선 패드 캡핑층(65P)이 동일한 하면 및 동일한 상면을 가질 수 있다.
재배선 패드 인레이(Rp)를 갖는 재배선 패드(90)의 효과는 도 2a 내지 2e를 참조하여 설명된 비아 패드(50)의 효과를 참조하면 쉽게 이해될 수 있을 것이다.
도 9a 내지 9d는 본 발명의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 플로 차트들이고, 도 10a 내지 10n은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 설명하는 종단면도들이다.
도 9a 및 10a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 실리콘을 포함하는 기판(10) 상에 반도체 회로(20)를 형성하는 것을 포함할 수 있다. (S105) 예를 들어, 반도체 회로(20)는 CMOS 같은 트랜지스터를 포함하는 논리 회로를 포함할 수 있다.
도 9a 및 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(10) 상에 반도체 회로(20)를 덮는 제1 층간 절연막(21)을 형성하고 (S110), 제1 층간 절연막(21) 상에 비아 마스크 패턴(Mv)을 형성하고 (S115), 비아 마스크 패턴(Mv)을 식각 마스크로 이용하여 기판(10) 내에 비아 홀(41)을 형성하는 것을 포함할 수 있다. (S120) 제1 층간 절연막(21)은 실리콘 산화물을 포함할 수 있다. 비아 마스크 패턴(Mv)은 단층으로 형성될 수도 있고, 도시된 것과 같이 하부 비아 마스크 패턴(Mvl) 및 상부 비아 마스크 패턴(Mvu)을 포함할 수도 있다. 예를 들어, 하부 비아 마스크 패턴(Mvl)은 실리콘 질화물을 포함할 수 있고, 상부 비아 마스크 패턴(Mvu)은 MTO(middle temperature oxide)같은 실리콘 산화물을 포함할 수 있다. 이후, 비아 마스크 패턴(Mv)은 제거될 수 있다. 다른 실시예에서, 비아 마스크 패턴(Mv)이 제거되지 않고 다음 공정에 이용될 수도 있다. 본 명세서에서는 비아 마스크 패턴(MV)이 제거된 것으로 가정, 설명될 것이다.
도 9a 및 10c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비아 홀(41)의 내벽에 비아 라이너 물질층(43a)을 컨포멀하게 형성하고 (S125), 비아 라이너 물질층(43a) 상에 비아 배리어 물질층(45a)을 컨포멀하게 형성하고 (S130), 비아 배리어 물질층(45a) 상에 비아 씨드 물질층(47a)을 형성하고 (S135), 및 비아 홀(41)을 완전히 채우도록 비아 씨드 물질층(47a) 상에 비아 플러그 물질층(49a)을 형성하는 것을 포함할 수 있다. (S140)
비아 라이너 물질층(43a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 비아 라이너 물질층(43a)은 원자층 증착 방법(ALD, atomic layered deposition), 플라즈마를 이용한 화학 기상 증착 방법(PECVD, plasma enhanced chmical vapor deposition), 또는 준-상압 화학 기상 증착 방법(SACVD, sub-atmosphere chemical vapor deposision)을 이용하여 비아 홀(41)의 내벽에 컨포멀하게 형성될 수 있다. 또는, 비아 라이너 물질층(43a)은 열 산화 방법 등을 이용하여 비아 홀(41)의 내벽 상에만 형성될 수도 있다. 본 실시예에서는, 비아 라이너 물질층(43a)이 준-상압 화학 기상 증착 방법을 이용하여 형성된 실리콘 산화물을 포함하는 것으로 가정, 도시된다.
비아 배리어 물질층(45a)은 배리어용 금속을 스퍼터링(sputtering) 같은 물리적 기상 증착 방법(PVD, physical vapor deposition method) 또는 금속 유기 화학 증착 방법(MOCVD, metal organic chemical vapor deposition method)을 이용하여 비아 라이너 물질층(43a)의 내벽 상에 컨포멀하게 형성될 수 있다. 비아 배리어 물질층(45a)은 Ti, TiN, Ta, TaN, TiW, WN 등을 포함할 수 있다. 비아 배리어 물질층(45a)은 단층 또는 다층으로 형성될 수 있다.
비아 씨드 물질층(47a)은 비아 배리어 물질층(45a) 상에 구리(Cu, copper), 루데늄(Ru, rudenium), 텅스텐(W, tungsten) 또는 기타 씨드 금속을 물리 기상 증착 방법 또는 화학 기상 증착 방법 등을 이용하여 컨포멀하게 형성될 수 있다. 비아 플러그 물질층(49a)은 도금 방법을 이용하여 형성될 수 있다. 비아 씨드 물질층(47a)과 비아 플러그 물질층(49a)이 동일한 물질을 포함하는 경우, 비아 씨드 물질층(47a)과 비아 플러그 물질층(49a)의 경계면이 사라질 수 있다. 예를 들어, 비아 씨드 물질층(47a)과 비아 플러그 물질층(49a)이 모두 구리를 포함하는 경우, 그 경계면이 사라질 수 있다. 따라서, 이후의 도면들에서는 비아 씨드 물질층(47a) 및 그 참조 부호가 생략될 것이다.
도 9a 및 10d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 관통 비아 구조체(40)를 형성하는 것을 포함할 수 있다. (S145) 관통 비아 구조체(40)를 형성하는 것은 제1 층간 절연막(21)의 상면 상에 형성된 비아 플러그 물질층(49a), 비아 씨드 물질층(47a), 비아 배리어 물질층(45a), 및 비아 라이너 물질층(43a)을 CMP(chemical mechanical polishing) 같은 평탄화 방법을 이용하여 제거하여 비아 플러그(49), 비아 배리어 층(45), 및 비아 라이너(43)을 형성하는 것을 포함할 수 있다. 이 공정에서, 관통 비아 구조체(40)의 상면과 제1 층간 절연막(21)의 상면이 평탄해질 수 있다.
도 9a 및 10e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 관통 비아 구조체(40) 및 제1 층간 절연막(21) 상에 전도성 패턴들(30)을 형성하는 것을 포함할 수 있다. (S150) 전도성 패턴들(30)은 내부 배선들(31, 33, 35) 및 내부 비아 플러그들(34)을 포함할 수 있다. 내부 배선들(31, 33, 35)은 다층의 도핑된 폴리 실리콘, 금속 실리사이드, 금속, 및/또는 금속 화합물을 포함할 수 있다. 제2 층간 절연막(22) 및 제3 층간 절연막(23)이 전도성 패턴들(30)을 감싸거나 덮도록 형성될 수 있다.
도 9a 및 10f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(10)을 뒤집어 웨이퍼 지지 캐리어(WSC, wafer supporting carrier) 상에 올려 놓는 것을 포함할 수 있다. (S155) 웨이퍼 지지 캐리어(WSC)는 절연성 물질을 포함하고 전도성 패턴들(30)이 손상되지 않도록 쿠션 및 탄성을 갖는 물질을 포함할 수 있다.
도 9a 및 10g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(10)의 표면을 부분적으로 제거하여 관통 비아 구조체(40)의 단부를 노출하는 것을 포함할 수 있다. (S160) 기판(10)의 표면을 부분적으로 제거하는 것은 기판(10)을 그라인딩, CMP 또는 에치백 하는 것을 포함할 수 있다. 관통 비아 구조체(40)의 단부는 낮아진 기판(10)의 표면보다 높게 돌출할 수 있다. 이 공정에서, 관통 비아 구조체(40)의 단부 상의 비아 라이너(43) 및/또는 비아 배리어층(45)이 부분적으로 제거될 수도 있다. 도면에서는 본 발명을 이해하기 쉽도록 하기 위하여, 관통 비아 구조체(40)의 단부 상에 비아 라이너(43) 및 비아 배리어층(45)이 제거되지 않고 존재하는 것으로 가정, 도시되었다.
도 9a 및 10h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(10)의 표면 상에 표면 절연층(15)을 형성하고, 표면 절연층(15)의 표면 상에 관통 비아 구조체(40)의 단부가 노출되도록 표면 절연층(15)의 표면을 평탄화하는 것을 포함할 수 있다. (S165) 이 공정에서 관통 비아 구조체(40)의 단부의 표면에 비아 플러그(49)가 노출될 수 있다. 예를 들어, 관통 비아 구조체(40)의 단부 상의 비아 라이너(43) 및 비아 배리어층(45)이 부분적 또는 완전히 제거될 수 있다. 또는, 다른 실시예에서, 관통 비아 구조체(40)의 단부의 표면 상에 부분적 또는 전체적으로 비아 배리어 층(45)이 잔존할 수도 있다. 본 실시예에서는 노출된 관통 비아 구조체(40)의 단부의 표면 상에 비아 플러그(49)가 노출되는 것으로 가정, 설명된다. 이후, 도 10i부터는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, A 영역이 확대 도시 및 설명될 것이다.
도 9b 및 10i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 표면 절연층(15) 상에 인레이 마스크 패턴(Mi1)을 형성하고 (S205), 인레이 마스크 패턴(Mi1)을 식각 마스크로 이용하여 표면 절연층(15) 내에 인레이 리세스(R1)를 형성하는 것을 포함할 수 있다. (S210) 인레이 리세스(R1)를 형성하는 것은 인레이 마스크 패턴(Mi1)에 의해 노출된 표면 절연층(15) 표면을 선택적으로 제거 또는 리세스하는 것을 포함할 수 있다. 이후, 인레이 마스크 패턴(Mi1)이 제거될 수 있다.
도 9b 및 10j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 표면 절연층(15)의 표면 및 인레이 리세스(R1)의 내부 표면 상에 비아 패드 배리어 물질층(55a)을 컨포멀하게 형성하고 (S215), 비아 패드 배리어 물질층(55a) 상에 비아 패드 씨드 물질층(57a)을 형성하는 것을 포함할 수 있다. (S220)
도 9b 및 10k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비아 패드 씨드 물질층(57a) 상에 비아 패드 마스크 패턴(Mvp1)을 형성하는 것을 포함할 수 있다. (S225) 비아 패드 마스크 패턴(Mvp1)은 본 명세서에 첨부된 다른 도면들에서 예시된 비아 패드들(50)의 모양에 해당하는 비아 패드 몰드 홀(MHv1)을 가질 수 있다. 예를 들어, 비아 패드 마스크 패턴(Mvp1)은 포토레지스트를 포함할 수 있다.
도 9b 및 10l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비아 패드 몰드 홀(MHv1)을 채우도록 비아 패드 씨드 물질층(57a) 상에 비아 패드 금속층(59)을 형성하고 (S230), 비아 패드 금속층(59)의 표면 상에 비아 패드 캡핑층(65)을 형성하는 것을 포함할 수 있다. (S235) 비아 패드 금속층(59)은 도금 방법을 이용하여 형성될 수 있다. 비아 패드 캡핑층(65)은 도금 방법 또는 증착 방법 같은 표면 처리 방법을 이용하여 형성될 수 있다. 비아 패드 금속층(59)은 예를 들어 Cu를 포함할 수 있다. 비아 패드 캡핑층(65)은 예를 들어, Ni, Ag, Au 같은 내산화 금속을 포함할 수 있다. 도면에는 비아 패드 캡핑층(65)과 비아 패드 마스크 패턴(Mvp1)의 상부 표면이 평탄한 것으로 도시되었으나, 다를 수 있다. 비아 패드 씨드 물질층(57a)과 비아 패드 금속층(59)이 동일한 물질을 포함하는 경우, 그 경계면(B)이 사라질 수 있다. 그러나, 본 발명의 기술적 사상을 이해하기 쉽게 하기 위하여 비아 패드 씨드 물질층(57a)과 비아 패드 금속층(59)의 경계면(B)이 표시되었다. 부가하여, 비아 패드 씨드 물질층(57a)과 비아 패드 금속층(59)이 다른 물질을 포함하는 경우, 그 경계면(B)이 유지될 것이다.
도 9b 및 10m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비아 패드 마스크 패턴(Mvp1)을 제거하는 것을 포함할 수 있다. (S240) 비아 패드 마스크 패턴(Mvp1)을 제거하는 것은 황산 보일(boil) 또는 산소 플라즈마 같은 포토레지스트를 제거하는 공정을 포함할 수 있다. 비아 패드 마스크 패턴(Mvp1)을 제거함으로써 그 하부에 존재하는 비아 패드 씨드 물질층(57a)이 노출될 수 있다.
도 9b 및 10n을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 노출된 비아 패드 씨드 물질층(57a) 및 그 하부의 비아 패드 배리어 물질층(55a)을 선택적으로 제거하는 것을 포함할 수 있다. (S245) 노출된 비아 패드 씨드 물질층(57a) 및 그 하부의 비아 패드 배리어 물질층(55a)을 제거하는 것은 예를 들어, 과산화수소수(H2O2) 및/또는 수산화암모늄(NH4OH)을 포함하는 SC-1등을 이용한 습식 식각 방법을 포함할 수 있다. 이 공정에 의하여, 비아 패드 배리어 층(55), 비아 패드 씨드 층(57), 비아 패드 금속층(59), 및 비아 패드 캡핑층(65)을 포함하는 비아 패드(50)가 형성될 수 있다. 부가하여, 이 공정에서 비아 패드 배리어 물질층(55a)이 과식각 될 수 있다. 예를 들어, 비아 패드 금속층(55) 또는 비아 패드 씨드 층(57)의 하부에 언더-컷(U)이 발생할 수 있다.
앞서 설명되었듯이, 비아 패드 금속층(55) 또는 비아 패드 씨드 층(57)의 하부에 언더-컷(U)이 발생하더라도, 본 발명의 기술적 사상에 의하면 언더-컷(U)이 비아 패드(50)의 기능에 영향을 주지않거나 무시될 수 있다. 또한, 언더-컷(U)이 심하게 발생하더라도, 비아 패드 배리어 층(55)이 인레이들 만큼 길어졌기 때문에, 언더-컷(U)이 비아 패드(50)에 주는 악영향이 완화될 수 있다.
도 11a 내지 11f는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 종단면도들이다.
도 9c 및 11a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 먼저 도 9a 및 10a 내지 10h를 참조하는 공정 단계들(S105~S165)이 수행된 후, 관통 비아 구조체(40)의 표면 및/또는 측면을 노출시키는 인레이 리세스(R2)를 형성하는 것을 포함할 수 있다. (S305) 예를 들어, 인레이 리세스(R2)를 형성하는 것은 관통 비아 플러그(49)의 단부 및 표면 절연층(15)의 표면을 선택적으로 노출시키는 인레이 마스크 패턴(Mi2)을 형성하고, 노출된 표면 절연층(15)의 표면을 리세스하는 것을 포함할 수 있다. 이 공정에서, 인레이 리세스(R2) 내에 노출된 비아 라이너(43)가 부분적 또는 완전히 제거될 수 있다. 부가하여, 인레이 리세스(R2) 내에 노출된 비아 배리어 층(45)도 부분적 또는 완전히 제거될 수 있다. 본 실시예에서는, 예를 들어, 인레이 리세스(R2) 내에 노출된 비아 라이너(43)가 모두 제거되고, 비아 배리어 층(45)은 온전하게 남은 것으로 가정, 설명된다. 이후, 인레이 마스크 패턴(Mi2)이 제거될 수 있다.
도 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 10j를 더 참조하여, 표면 절연층(15)의 표면, 노출된 관통 비아 플러그(49)의 상면 및 측면, 및 인레이 리세스(R)의 내부 표면 상에 비아 패드 배리어 물질층()을 컨포멀하게 형성하고 (S310), 비아 패드 배리어 물질층(55a)상에 비아 패드 씨드 물질층(57a)을 컨포멀하게 형성하는 것을 포함할 수 있다. (S315)
도 11c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 10k를 더 참조하여, 비아 패드 씨드 물질층(57a) 상에 비아 패드 몰드 홀(MHv2)을 갖는 비아 패드 마스크 패턴(Mvp2)을 형성하는 것을 포함할 수 있다. (S320) 비아 패드 몰드 홀(MHv2)은 도 4a 또는 4b에 예시된 비아 패드들(50I, 50J) 모양들 중 어느 하나를 가질 수 있다. 본 실시예에서는 도 4b에 예시된 비아 패드(50J)의 모양이 도시되었다.
도 11d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 10l을 더 참조하여, 비아 패드 몰드 홀(MHv2)을 채우도록 비아 패드 씨드 물질층(57a) 상에 비아 패드 금속층(59)을 형성하고 (S325), 비아 패드 금속층(59)의 표면 상에 비아 패드 캡핑층(65)을 형성하는 것을 포함할 수 있다. (S330)
도 11e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 10m을 더 참조하여, 비아 패드 마스크 패턴(Mvp2)을 제거하는 것을 포함할 수 있다. (S335)
도 11f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 노출된 비아 패드 씨드 물질층(57a) 및 그 하부의 비아 패드 배리어 층(55a)을 제거하는 것을 포함할 수 있다. (S340) 이 공정에 의하여, 비아 패드 배리어 층(55), 비아 패드 씨드 층(57), 비아 패드 금속층(59), 및 비아 패드 캡핑층(65)을 포함하는 비아 패드(50)가 형성될 수 있다. 부가하여, 이 공정에서 비아 패드 배리어 층(55)이 과식각되어 비아 패드 금속층(59) 또는 비아 패드 씨드 층(57)의 하부에 언더-컷(U)이 발생할 수 있다.
도 12a 및 12b 내지 17a 및 17b는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 설명하는 종단면도들이다.
도 9d, 12a 및 12b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 먼저, 도 9a 및 10a 내지 10i를 참조하는 공정 단계들(S105~S165)이 수행된 후, 인레이 리세스들(Rv, Rr, Rp)을 형성하는 것을 포함할 수 있다. (S405) 예를 들어, 인레이 리세스들(Rv, Rr, Rp)를 형성하는 것은 관통 비아 플러그(40)의 표면 및 표면 절연층(15)의 표면을 선택적으로 노출시키는 인레이 마스크 패턴(Mi3)을 형성하고, 노출된 표면 절연층(15)의 표면을 리세스하는 것을 포함할 수 있다. 인레이 리세스들(Rv, Rr, Rp)은 비아 패드 인레이 리세스(Rv), 배선 인레이 리세스(Rr), 및/또는 재배선 패드 인레이 리세스(Rp)를 선택적으로 포함할 수 있다.
도 9d, 13a 및 13b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 표면 절연층(15)의 표면 및 인레이 리세스들(Rv, Rr, Rp)의 내부 표면 상에 배리어 물질층(BML)을 컨포멀하게 형성하고 (S410), 배리어 물질층(BML)상에 씨드 물질층(SML)을 컨포멀하게 형성하는 것을 포함할 수 있다. (S415)
도 9d, 14a 및 14b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 씨드 물질층(SML) 상에 몰드 마스크 패턴(MP)을 형성하는 것을 포함할 수 있다. (S420) 몰드 마스크 패턴(MP)은 도 7a 내지 9c에 예시된 비아 패드들(50), 재배선 구조체들(80), 및 재배선 패드들(90)의 모양에 해당하는 몰드 홀(MH)을 가질 수 있다.
도 9d, 15a 및 15b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 몰드 홀(MH)을 채우도록 씨드 물질층(SML) 상에 금속층(ML)을 형성하고 (S425), 금속층(ML)의 표면 상에 캡핑층(CL)을 형성하는 것을 포함할 수 있다. (S430) 도면에는 캡핑층(CL)과 마스크 패턴(MP)의 상부 표면이 평탄한 것으로 도시되었으나, 다를 수 있다.
도 9d, 16a 및 16b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 마스크 패턴(MP)을 제거하는 것을 포함할 수 있다. (S435) 마스크 패턴(MP)을 제거함으로써 그 하부에 존재하는 씨드 물질층(SML) 및 배리어 물질층(BML)이 노출될 수 있다.
도 9d, 17a 및 17b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 노출된 씨드 물질층(SML) 및 배리어 물질층(BML)을 제거하는 것을 포함할 수 있다. (S440) 이 공정에 의하여, 배리어 층(BL), 씨드 층(SL), 금속층(ML), 및 캡핑층(CL)을 포함하는 비아 패드(50), 재배선 구조체(80), 및 재배선 패드(90)가 형성될 수 있다. 부가하여, 이 공정에서 배리어 물질층(BML)이 과식각 될 수 있다. 예를 들어, 금속층(ML) 또는 씨드 층(SL)의 하부에 언더-컷(U)이 발생할 수 있다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 18을 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 하나이거나, 또는 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 하나를 포함하는 반도체 패키지일 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 누설 전류가 적고 On/Off 전류 특성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 20을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 은 전자 시스템(2300)에 적용될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 서플라이(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(1A-1B, 11A-11E, 12A-12C)은 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 21은 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 21을 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 22는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A-1B, 11A-11E, 12A-12C) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1A, 1B, 11A-11E, 12A-12C: 반도체 소자
10: 기판(10) 40: 관통 비아 구조체
41: 비아 홀 43: 비아 라이너
45: 비아 배리어 층 49: 비아 플러그
13: 버퍼 절연층 15: 표면 절연층
50: 비아 패드 60: 비아 패드 바디
70: 비아 패드 인레이
55: 비아 패드 배리어 층 59: 비아 패드 금속층
65: 캡핑층 65V: 비아 패드 캡핑층
65R: 배선 캡핑층 65P: 재배선 패드 캡핑층
69: 패시베이션 층
80: 재배선 구조체
81: 배선 바디 82: 배선 인레이
85: 배선 배리어 층 89: 배선 금속 층
90: 재배선 패드
91: 재배선 패드 바디 92: 재배선 패드 인레이
95: 재배선 패드 배리어 층 99: 재배선 패드 금속층
R1, R2, R3, Rv, Rr, Rp: 인레이 리세스
20: 반도체 회로 21: 제1 층간 절연막
22: 제2 층간 절연막 23: 제3 층간 절연막
MV: 비아 마스크 패턴
Mvl: 하부 비아 마스크 패턴 Mvu: 상부 비아 마스크 패턴

Claims (10)

  1. 기판;
    상기 기판을 수직으로 관통하고 일 단부의 표면이 상기 기판의 표면 상으로 노출된 관통 비아 구조체; 및
    상기 관통 비아 구조체 상에 배치된 비아 패드를 포함하고,
    상기 비아 패드는,
    상기 관통 비아 구조체 상에 배치된 비아 패드 바디; 및
    상기 관통 비아 패드 바디의 하부에 형성되고 상기 관통 비아 구조체의 일 측방향에 위치하는 비아 패드 인레이를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판과 상기 비아 패드 사이에 형성된 표면 절연층을 더 포함하고, 및
    상기 비아 패드는 상기 표면 절연층과 직접적으로 접촉하는 반도체 소자.
  3. 제2항에 있어서,
    상기 표면 절연층은 상기 비아 패드 인레이를 둘러싸는 리세스를 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 비아 패드 인레이는 측벽부 및 바닥부를 포함하고,
    상기 측벽부가 상기 관통 비아 구조체와 직접적으로 접촉하는 소자.
  5. 제3항에 있어서,
    상기 비아 패드 바디는,
    상기 표면 절연층 상에 형성된 비아 패드 배리어 층; 및
    상기 비아 패드 배리어 층 상에 형성된 비아 패드 금속층을 포함하고,
    상기 비아 패드 배리어 층은 상기 관통 비아 구조체와 직접적으로 접촉하는 반도체 소자.
  6. 제2항에 있어서,
    상기 기판과 상기 표면 절연층 사이에 형성된 버퍼 절연층을 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 비아 패드 바디는 상면이 평탄한 메사 모양을 갖고,
    상기 비아 패드는,
    상기 비아 패드 바디 상에 형성되고 상면이 평탄한 비아 패드 캡핑층을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 기판 상에 형성된 재배선 구조체를 더 포함하고,
    상기 재배선 구조체는 상기 비아 패드 바디와 물질적으로 연속하는 배선 바디를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 재배선 구조체는,
    상기 배선 바디의 하부에 형성된 배선 인레이를 더 포함하는 반도체 소자.
  10. 제8항에 있어서,
    상기 기판 상에 형성된 재배선 패드를 더 포함하고,
    상기 재배선 패드는 상기 배선 바디와 물질적으로 연속하는 재배선 바디; 및
    상기 재배선 바디의 하부에 형성된 재배선 인레이를 포함하는 반도체 소자.
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