CN113496994A - 集成组合件、其制作方法、半导体存储器及电子设备 - Google Patents

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CN113496994A CN202010271223.7A CN202010271223A CN113496994A CN 113496994 A CN113496994 A CN 113496994A CN 202010271223 A CN202010271223 A CN 202010271223A CN 113496994 A CN113496994 A CN 113496994A
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李俊杰
周娜
杨涛
李俊峰
王文武
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Abstract

本公开提供一种集成组合件、其制作方法及电子设备。本公开的集成组合件包括：半导体结构、衬层和顶部配线，所述衬层形成在所述半导体结构的侧壁上，并向上延伸至所述半导体结构的顶部以上，形成开口；所述顶部配线通过所述开口中的第一接触与所述半导体结构顶部电连接。该集成组合件，在制作其顶部配线时，不需要新增形成接触塞的掩模板、光刻工艺及蚀刻工艺，使得顶部电极的连接配线形成较易，且从顶部连接配线构造与形成方法上来看相对费用较低，节约制作成本。

Description

集成组合件、其制作方法、半导体存储器及电子设备
技术领域
本公开涉及半导体技术领域，具体涉及一种集成组合件、其制作方法、半导体存储器及电子设。
背景技术
半导体存储器的存储单元形态一般为：从下至上依次为底部配线、下电极、介质层、上电极和顶部配线。底部配线与下电极连接，顶部配线与上电极连接。
现有技术中，存储单元的上电极的连接配线形成过程参考图1至4进行描述。图1所示为存储单元形成后的初始状态，从下至上依次为底部配线10、下电极20、介质层30、上电极40，还包括底部配线10与下电极20未接触空间内的电介质层50。图2所示为在图1的基础上，依次形成如图所示的衬层(Liner)60、层间介质层(ILD)70，其中具有接触孔(ContactHole)A。过程中，需要通过化学机械研磨(CMP)平坦化，需要通过图形曝光工艺及蚀刻工艺形成接触孔图形。图3所示为在图2的基础上，对接触孔A进行金属沉积以及CMP后，形成接触塞(Contact Plug)B。图4所示为在图3的基础上，顶部配线图形曝光工艺、蚀刻工艺后，沉积顶部配线80的导电薄膜。
上述现有技术，对于磁阻存储器(MRAM)、相变存储器(PRAM)、阻变存储器(RRAM)、铁电存储器(FeRAM)等新型存储器的存储单元的上电极的连接配线形成不易。
发明内容
本公开的目的是提供一种集成组合件、一种集成组合件的制作方法及一种电子设备。
本公开第一方面提供一种集成组合件，包括：
半导体结构；
衬层，所述衬层形成在所述半导体结构的侧壁上，并向上延伸至所述半导体结构的顶部以上，形成开口；
顶部配线，所述顶部配线通过所述开口中的第一接触与所述半导体结构顶部电连接。
本公开第二方面提供一种集成组合件的制作方法，包括：
提供半导体基板，所述半导体基板上包括底部配线；
在底部配线上形成半导体结构以及覆盖于其上的硬掩模层；
在所述半导体结构和硬掩模层的侧壁和顶面上形成衬层；
将所述衬层顶部和所述硬掩模层去除，在所述半导体结构顶部形成开口；
在所述开口上形成第一接触和顶部配线。
本公开第三方面提供一种半导体存储器，包括：
如第一方面中所述的集成组合件。
本公开第四方面提供一种电子设备，包括：
如第三方面中所述的半导体存储器。
本公开与现有技术相比的优点在于：
(1)本公开提供的集成组合件，在制作顶部连接配线时，不需要新增形成接触塞的掩模板、光刻工艺及蚀刻工艺。
(2)本公开提供的集成组合件，其顶部电极的连接配线形成较易，且从顶部连接配线构造与形成方法上来看相对费用较低，节约制作成本。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了现有技术中初始集成组合件的结构示意图；
图2示出了现有技术中在初始集成组合件顶部形成接触孔后的结构示意图；
图3示出了现有技术中在接触孔内形成接触塞后的结构示意图；
图4示出了现有技术中在接触塞上形成顶部连接配线后的结构示意图；
图5示出了本公开所提供的一种集成组合件的结构图；
图6示出了本公开所提供的初始形成的半导体结构的示意图；
图7示出了本公开所提供的在半导体结构表面形成内衬绝缘膜的示意图；
图8示出了本公开所提供的在内衬绝缘膜表面形成层间介质层的示意图；
图9示出了本公开所提供的化学机械研磨停止在硬掩模层上表面的示意图；
图10示出了本公开所提供的去除硬掩模层后的结构示意图；
图11示出了本公开所提供的另一种集成组合件的结构图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
从图1至图4展示的现有技术中可以看出，对于磁阻存储器(MRAM)、相变存储器(PRAM)、阻变存储器(RRAM)、铁电存储器(FeRAM)等新型存储器的存储单元的顶部电极的连接配线形成不易。
为了解决上述现有技术中存在的问题，本公开实施例提供一种集成组合件及其制作方法、一种半导体存储器及一种电子设备，下面结合附图进行说明。
图5示出了本公开所提供的一种集成组合件的结构图。图11示出了本公开所提供的另一种集成组合件的结构图。如图所示，所述集成组合件包括：半导体结构100、衬层160以及顶部配线200。
具体的，半导体结构100的顶部具有开口。衬层160形成在半导体结构100的侧壁上，并向上延伸至所述半导体结构100的顶部以上，形成所述开口。顶部配线200通过所述开口中的接触与半导体结构100的顶部电连接。
本公开的一些实施方式中，所述衬层160在所述半导体结构100的底部还有横向延伸部分，如图5或图11所示。
请参考图5和图11，顶部配线200与半导体结构100顶部电连接的方式有两种，一种为开口中的接触与顶部配线200是一体成型的(如图5所示)，具有相同的材料，例如铜。另一种为如图11所示的，顶部配线200和开口中的接触是各自独立的，接触可以由钨制作，顶部配线200可以由铜制作。
继续参考图5，在上述第一种顶部配线连接方式中，本公开提供的集成组合件还包括阻挡层300，所述阻挡层300从所示接触的底部和侧壁延伸到所述顶部配线200的底部和侧壁(未示出)。
继续参考图11，在上述第二种顶部配线连接方式中，本公开提供的集成组合件还包括阻挡层300a和300b。阻挡层300b设置于所述接触的底部和侧壁，阻挡层300a设置于所述顶部配线200的底部和侧壁。其中，所述第一接触的底部和侧壁与所述顶部配线的底部和侧壁是各自独立的。
继续参考图5或图11，本公开的一些实施方式中，所述集成组合件还可以包括底部配线110，所述半导体结构100的底部通过接触连接到所述底部配线110。
具体的，本公开的一些实施方式中，上述阻挡层的制作材料可以为氮化钛、氮化钽等；上述顶部配线200的制作材料可以为铜、铝、钨、多晶硅或硅化钨等。
继续参考图5或图11，本公开的一些实施方式中，所述半导体结构100包括从下至上依次设置的下电极120、介质层130和上电极140的叠层结构。
所述集成组合件还包括位于所述底部配线110与所述顶部配线200之间的电介质层150和层间介质层170；所述上电极140及其两侧的衬层160构成开口。实际应用中，底部配线110可以为字线，顶部配线200可以为数据线(Date Line，DL)。下电极120和上电极140可以是电容器的两极。电介质层150可以包含氧化物(Oxide)或者淡氮化物(Nitride)。衬层160可以包含氮化物，层间介质层170(ILD)可以包含氧化物。
图5所示的实施例，相当于采用的是双大马士革工艺，接触塞和顶部金属配线200一次成型。
相较于现有技术，本公开提供的集成组合件，在制作顶部连接配线时，不需要新增形成接触塞的掩模板、光刻工艺及蚀刻工艺，使得顶部电极的连接配线形成较易，且从顶部连接配线构造与形成方法上来看相对费用较低，节约制作成本。
本公开还提供了一种集成组合件的制作方法，用于制作上述实施例中的集成组合件。所述方法包括以下步骤：
步骤S1：提供半导体基板，所述半导体基板上包括底部配线110。
请参考图6，后续将会在底部配线110上方形成半导体结构。可选地，可以先形成第二接触(图中未示出)，是为了连接底部配线和半导体结构。第二接触被周围的介质层150所包绕。
步骤S2：在底部配线上形成半导体结构100和覆盖于其上的硬掩模层180。
根据本公开的一个实施例，该半导体结构100为DRAM的电容，包括下至上依次设置的下电极120、介质层130和上电极140的叠层结构。根据本公开另一实施例，可以是金属层120、绝缘层130和金属层140的叠层结构，例如应用于MRAM、PRAM、RRAM、FeRAM等新型存储器的存储部件。可以通过常规技术形成该电容结构和硬掩模层，这里不再赘述。硬掩模层180可以包含氮化物。
步骤S3：在所述半导体结构100和硬掩模层180的侧壁和顶面上形成衬层160。
具体结构如图7所示，该衬层160可以通过沉积氮化物形成，例如氮化硅。
步骤S4：将所述衬层160顶部和所述硬掩模层180去除，在所述半导体结构100顶部形成开口C，如图10所示。
可选的，步骤S4可以实现为：在所述衬层160上形成层间介质层170，如图8所示。该层间介质层170可以通过沉积氧化物形成，例如二氧化硅。对所述层间介质层170进行CMP处理，至所述硬掩模层180露出，如图9所示。对所述硬掩模层180进行腐蚀以形成所述开口C，如图10所示。具体可以通过干法回刻蚀或湿法刻蚀将硬掩模层180选择性去除，露出上电极140。
步骤S5：在所述开口上形成第一接触和顶部配线。
为了形成上层金属配线，也就是所述顶部配线，这里有两种方式。
本实施例采用第一种形成金属配线的方式。继续参考图11，为了连接上电极140，可以在开口C中及两侧外延的层间介质层170上沉积阻挡层金属300b(Barrier Metal)，该阻挡层金属300b可以使用氮化钛(TiN)、氮化钽(TaN)或其它材料，接着可在开口中形成接触塞400，例如可以是钨(W)。然后在170和400上形成金属线沟槽，并沉积阻挡层金属300，最后可以在金属线沟槽内沉积配线材料层，并进行CMP工艺，最后形成顶部连接配线200。顶部连接配线制作材料可以为铜、铝、钨、多晶硅或硅化钨等其它导电体材料，本实施例优选为铜。
可选地，本发明还可以采用另一种方式形成顶部连接配线。在图10的基础上，沉积介质层，并在介质层中刻蚀出顶部配线的沟槽的形状，然后将开口C中的介质层去除，然后一次性将开口C和顶部配线的沟槽进行填充金属配线材料，并进行CMP工艺，形成顶部连接配线200，如图5所示。
相较于现有技术，本公开通过上述方法制作的集成组合件，在制作顶部连接配线时，不需要新增形成接触塞的掩模板、光刻工艺及蚀刻工艺，使得顶部电极的连接配线形成较易，且从顶部连接配线构造与形成方法上来看相对费用较低，节约制作成本。
本公开实施例还提供了一种半导体存储器，该半导体存储器包括上述实施例中所述的集成组合件，该半导体存储器例如可以是MRAM、PRAM、RRAM、FeRAM等新型存储器。
如图5和图11所示所示，所述集成组合件包括：半导体结构100、衬层160以及顶部配线200。
具体的，半导体结构100的顶部具有开口。衬层160形成在半导体结构100的侧壁上，并向上延伸至所述半导体结构100的顶部以上，形成所述开口。顶部配线200通过所述开口中的接触与半导体结构100的顶部电连接。
本公开的一些实施方式中，所述衬层160在所述半导体结构100的底部还有横向延伸部分，如图5或图11所示。
请参考图5和图11，顶部配线200与半导体结构100顶部电连接的方式有两种，一种为开口中的接触与顶部配线200是一体成型的(如图5所示)，具有相同的材料，例如铜。另一种为如图11所示的，顶部配线200和开口中的接触是各自独立的，接触可以由钨制作，顶部配线200可以由铜制作。
继续参考图5，在上述第一种顶部配线连接方式中，本公开提供的集成组合件还包括阻挡层300，所述阻挡层300从所示接触的底部和侧壁延伸到所述顶部配线200的底部和侧壁(未示出)。
继续参考图11，在上述第二种顶部配线连接方式中，本公开提供的集成组合件还包括阻挡层300a和300b。阻挡层300b设置于所述接触的底部和侧壁，阻挡层300a设置于所述顶部配线200的底部和侧壁。其中，所述第一接触的底部和侧壁与所述顶部配线的底部和侧壁是各自独立的。
继续参考图5或图11，本公开的一些实施方式中，所述集成组合件还可以包括底部配线110，所述半导体结构100的底部通过接触连接到所述底部配线110。
具体的，本公开的一些实施方式中，上述阻挡层的制作材料可以为氮化钛、氮化钽等；上述顶部配线200的制作材料可以为铜、铝、钨、多晶硅或硅化钨等。
继续参考图5或图11，本公开的一些实施方式中，所述半导体结构100包括从下至上依次设置的下电极120、介质层130和上电极140的叠层结构。根据本发明另一实施例，可以是金属120、绝缘层130和金属层140的叠层结构，例如应用于MRAM、PRAM、RRAM、FeRAM等新型存储器的存储部件。
所述集成组合件还包括位于所述底部配线110与所述顶部配线200之间的电介质层150和层间介质层170；所述上电极140及其两侧的衬层160构成开口。实际应用中，底部配线110可以为字线，顶部配线200可以为数据线(Date Line，DL)。下电极120和上电极140可以是电容器的两极。电介质层150可以包含氧化物(Oxide)或者淡氮化物(Nitride)。衬层160可以包含氮化物，层间介质层170(ILD)可以包含氧化物。
图5所示的实施例，相当于采用的是双大马士革工艺，接触塞和顶部金属配线200一次成型。
本公开实施例还提供了一种电子设备，该电子设备包括上述实施例中的半导体存储器。所述电子设备可以为智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
本公开提供的电子设备，其集成组合件，在制作顶部连接配线时，不需要新增形成接触塞的掩模板、光刻工艺及蚀刻工艺，使得顶部电极的连接配线形成较易，且从顶部连接配线构造与形成方法上来看相对费用较低，节约制作成本。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (20)

1.一种集成组合件，其特征在于，包括：
半导体结构；
衬层，所述衬层形成在所述半导体结构的侧壁上，并向上延伸至所述半导体结构的顶部以上，形成开口；
顶部配线，所述顶部配线通过所述开口中的第一接触与所述半导体结构顶部电连接。
2.根据权利要求1所述的集成组合件，其特征在于，所述第一接触与所述顶部配线连成一体的，具有相同的材料。
3.根据权利要求1所述的集成组合件，其特征在于，所述衬层在所述半导体结构的底部还有横向延伸部分。
4.根据权利要求2所述的集成组合件，其特征在于，所述集成组合件还包括阻挡层，所述阻挡层从所述第一接触的底部和侧壁延伸到所述顶部配线的底部和侧壁。
5.根据权利要求1所述的集成组合件，其特征在于，所述集成组合件还包括阻挡层，所述阻挡层设置于所述第一接触的底部和侧壁以及所述顶部配线的底部和侧壁；
其中，所述第一接触的底部和侧壁与所述顶部配线的底部和侧壁是各自独立的。
6.根据权利要求1所述的集成组合件，其特征在于，所述集成组合件还包括底部配线，所述半导体结构的底部通过第二接触连接到所述底部配线。
7.根据权利要求1所述的集成组合件，其特征在于，所述半导体结构包括从下至上依次设置的下电极、介质层和上电极的叠层结构。
8.根据权利要求1所述的集成组合件，其特征在于，所述半导体结构包括：第一金属层、绝缘层和第二金属层的叠层。
9.根据权利要求4或5所述的集成组合件，其特征在于，所述阻挡层的制作材料为氮化钛、氮化钽；所述顶部配线的制作材料为铜、铝、钨、多晶硅或硅化钨。
10.一种集成组合件的制作方法，其特征在于，包括：
提供半导体基板，所述半导体基板上包括底部配线；
在底部配线上形成半导体结构以及覆盖于其上的硬掩模层；
在所述半导体结构和硬掩模层的侧壁和顶面上形成衬层；
将所述衬层顶部和所述硬掩模层去除，在所述半导体结构顶部形成开口；
在所述开口上形成第一接触和顶部配线。
11.根据权利要求10所述的制作方法，其特征在于，所述半导体结构，包括从下至上依次设置的下电极、介质层和上电极的叠层结构。
12.据权利要求10所述的制作方法，其特征在于，所述半导体结构，包括从下至上依次设置的第一金属层、绝缘层和第二金属层的叠层。
13.根据权利要求10所述的制作方法，其特征在于，所述将所述衬层顶部和所述硬掩模层去除，包括：
在所述衬层上形成层间介质层；
对所述层间介质层进行CMP处理，至所述硬掩模层露出；
对所述硬掩模层进行腐蚀以形成所述开口。
14.根据权利要求10所述的制作方法，其特征在于，所述在所述开口上形成顶部配线，包括:
在整个半导体基板上淀积介质层，在介质层中形成沟槽，其中沟槽与所述开口相通；
在所述开口和沟槽中填充金属材料，从而形成与第一接触连成一体的顶部配线。
15.根据权利要求14所述的制作方法，其特征在于，所述在所述开口和沟槽中填充金属材料之前，还包括：
在所述开口和沟槽中形成阻挡层。
16.根据权利要求10所述的制作方法，其特征在于，所述在所述开口上形成顶部配线，包括：
在所述开口中形成第一接触；
在整个半导体基板上淀积介质层，并在介质层上刻蚀沟槽，在沟槽中形成顶部配线。
17.根据权利要求16所述的制作方法，其特征在于，在所述开口中形成第一接触之前，还包括：在所述开口的底部和侧壁形成阻挡层；
所述在沟槽中形成顶部配线之前，还包括：在所述沟槽的底部和侧壁形成阻挡层。
18.一种半导体存储器，其特征在于，包括：
如权利要求1至8中任一项所述的集成组合件。
19.一种电子设备，其特征在于，包括：
如权利要求18所述的半导体存储器。
20.根据权利要求19所述的电子设备，其特征在于，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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