JP4397583B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板（インタポーザ）を使用しないウェハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇｅ）等の半導体パッケージなどに用いられる半田バンプを有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体パッケージ構造として、たとえば半導体チップを樹脂により封止したパッケージ（いわゆるDual Inline PackageやQuad Flat Package）では、樹脂パッケージ周辺の側面に金属リード線を配置する周辺端子配置型が主流であった。これに対し、近年急速に普及している半導体パッケージ構造として、例えばＣＳＰ（チップスケールパッケージ）とよばれ、パッケージの平坦な表面に電極を平面状に配置した、いわゆるボールグリッドアレイ（以下、ＢＧＡと記す）技術の採用により、同一電極端子数を持つ同一投影面積の半導体チップを、従来よりも小さい面積で電子回路基板に高密度実装することを可能にしたパッケージ構造がある。
ＢＧＡタイプの半導体パッケージにおいては、パッケージの面積が半導体チップの面積にほぼ等しい、いわゆるチップスケールパッケージ（ＣＳＰ）とよばれる構造が、前述のＢＧＡ電極配置構造とともに開発され、電子機器の小型軽量化に大きく貢献している。
チップスケールパッケージは、回路を形成したシリコンウエハを切断し、個々の半導体チップを個別にパッケージ工程を施し、パッケージを完成するものである。
これに対し、一般的に「ウエハレベルＣＳＰ」とよばれる製法においては、このシリコンウエハ上に、絶縁層、再配線層、封止層等を形成し、半田バンプを形成する。そして最終工程においてウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体チップを得ることができる。ウエハ前面にこれらの回路を積層し、最終工程においてウエハをダイシングすることから、切断したチップそのものの大きさが、パッケージの施された半導体チップとなり、実装基板に対して最小投影面積を有する半導体チップを得ることが可能になる。
【０００３】
図１は従来の半導体装置の構造を示す断面図である。この半導体装置１は、半導体基板２と、その表面に形成された電極３と、半導体基板２の表面に設けられた絶縁層４と、電極３と接続されて絶縁層４上に配線された再配線層５と、該再配線層５に接続して絶縁層４上に設けられたバンプ下地金属層（ＵＢＭ）６と、該バンプ下地金属層６上に設けられた半田バンプ７と、該半田バンプ７を突出させた状態で導電層（再配線層５及びバンプ下地金属層６）を覆う封止樹脂層８とを備えて構成されている。
【０００４】
また、図２は従来の別な半導体装置の構造を示す断面図であり、この半導体装置１１は、図１の半導体装置１と同様の構成要素を備え、半田バンプを形成する位置の絶縁層４上に樹脂ポスト（樹脂製突部）１２を設け、該樹脂ポスト１２上面に再配線層５と接続された導電層１３を設け、該導電層１３上に半田バンプ７を設けた構成になっている。この樹脂ポスト方式の半田バンプは、ポリイミド樹脂などの比較的柔らかな樹脂ポスト１２上に導電層１３を被覆し、その上に半田バンプ７を盛り上げて熱応力などを緩和し、半導体装置の信頼性を向上させている（例えば、特許文献１〜５参照。）。
【０００５】
【特許文献１】
特許第３１４８２０２号公報
【特許文献２】
特開２００２−２８０４８４号公報
【特許文献３】
特開２００２−２８０４８７号公報
【特許文献４】
特開２００２−０１６１７８号公報
【特許文献５】
特開平１１−１１１７６８号公報
【０００６】
【発明が解決しようとする課題】
一般に、半田バンプを有する半導体装置とプリント基板等との熱膨張率は相違しているので、熱膨張率の相違に基づく応力が半導体装置の端子に集中し、接続不良等の不良品を生じるため、半導体装置の信頼性を低下させている。
さらに図２に示す樹脂ポスト方式の半田バンプを有する半導体装置においても、やはり、応力緩和部としての強度が導電層の厚さや形状に左右されており、半導体装置の信頼性向上の要求が高まる中、さらなる応力緩和機能の向上が求められている。
【０００７】
本発明は前記事情に鑑みてなされたもので、絶縁層と絶縁層との密着強度を高め、半田バンプシア強度、半田バンププル強度を高め、半導体装置の基板実装後の信頼性を向上し得る半導体装置の提供を目的としている。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明は、半導体基板の表面に絶縁層が設けられ、該絶縁層上に導電層が設けられ、該導電層上に半田バンプが設けられた半導体装置において、前記絶縁層はポリイミドまたはエポキシからなり、前記絶縁層上に樹脂製突部が設けられ、該樹脂製突部上面に導電層が設けられ、該導電層の上に前記半田バンプが設けられ、前記樹脂製突部の外周の導電層に、前記絶縁層側に突出する楔部が少なくとも１箇所設けられ、前記楔部の角度θは１０〜１７０°であり、前記楔部の深さは、前記絶縁層の厚さの２／３以下であることを特徴とする半導体装置を提供する。
また、本発明は、半導体基板の表面に絶縁層が設けられ、該絶縁層上に導電層が設けられ、該導電層上に半田バンプが設けられた半導体装置において、前記絶縁層はポリイミドまたはエポキシからなり、前記絶縁層上に樹脂製突部が設けられ、該樹脂製突部上面に導電層が設けられ、該導電層の上に前記半田バンプが設けられ、前記樹脂製突部の外周の導電層に前記絶縁層側に突出する楔部が少なくとも１箇所設けられ、前記楔部の角度θは１０〜１７０°であり、前記楔部の深さは、前記絶縁層の厚さの２／３以下であり、縦横に複数の樹脂製突部を設ける際に、樹脂製突部の外周の一部に前記楔部を形成し、該楔部を中心の樹脂製突部から周辺部に向かう方向に並べ、前記樹脂製突部に形成される楔部の数は周辺部に向かって増えることを特徴とする半導体装置を提供する。
前記楔部の形状は、リング状に形成されていることが好ましい。
【０００９】
半導体装置の実装に際して問題となることは熱応力と、半田バンプにて接続する基板間の線膨張率の差などの物理的要因と機械的な外力である。
本発明では、絶縁層内にその上の導電層（再配線層、バンプ下地金属層）が食い込むような楔部が形成されている。これによって絶縁層とその上の導電層との密着力、あるいは接着力が向上するから、前記の各種要因に対して機械的な強度を向上させることができる。
導電層とその下の絶縁層との強度が向上できれば、応力集中するところは半田バンプの部分、すなわち半田バンプとその下の導電層との境界近辺となるが、この部分は各種応力に対して破断することが少ないので、半導体装置全体とすれば強度が向上する。
また楔部を絶縁層の厚さ方向に対して斜めに突出形成することにより、絶縁層と導電層との密着力がより一層向上する。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。
（第１の実施形態）
図３及び図４は本発明による半導体装置の第１の実施形態を示す図であり、本実施形態の半導体装置２０Ａは、図３に示すように基板２１と、該基板２１上に設けられた電極２２と、該基板２１上を覆うように設けられた絶縁層２３と、該絶縁層２３上に配線され、前記電極２２部分にあってはそれと接続するように設けられている導電層である再配線層２４及びバンプ下面金属層２５（以下、ＵＢＭ層と記す）と、該ＵＢＭ層２５上に設けられた半田バンプ２６と、該半田バンプ２６が突出する状態で導電層（再配線層２４及びＵＢＭ層２５）を覆うように設けられた封止樹脂層２７とを備えて構成されている。この半導体装置２０Ａは、前記ＵＢＭ層２５の下面に、絶縁層２３に突出する環状の楔部２８Ａを設けたことを特徴としている。図４は、導電層である再配線層２４及びＵＢＭ層２５の部分の底面図であり、本例示では円形のＵＢＭ層２５に、同心の環状に楔部２４Ａを形成している。
【００１１】
本発明において用いる基板２１としては特に制限されないが、例えば配線基板（インタボーザ）を使用しないウェハレベルＣＳＰ等の半導体パッケージ、各種半導体装置、各種電子装置等に用いられる基板が挙げられる。
また、電極２２および導電層（再配線層２４及びＵＢＭ層２５）は、Ｃｕ等の導電性の良好な金属で形成されている。
さらに、絶縁層２３は、例えば感光性ポリイミド、感光性エポキシ、感光性ＢＣＢなどの合成樹脂で形成され、また封止樹脂層２７は感光アクリル系樹脂、エポキシ系樹脂などの合成樹脂材料を用いて形成できる。
また、半田バンプ２６の材料は、従来より半田バンプ形成用、あるいは回路内または回路間の半田接続等に用いられる半田を用いることができる。
【００１２】
前記楔部２８Ａの形成角度は、絶縁膜２３の厚さ方向に対して垂直（形成角度９０°）に限定されず、１０〜１７０°の範囲とすることができる。
また楔部２８Ａの形成深さは、絶縁層２３の厚さの２／３以下にすることが望ましい。
【００１３】
前記楔部２８Ａは、例えば以下の方法で形成できる。
▲１▼予め絶縁層２３の楔部形成位置に溝を設けておき、ＵＢＭ層２５と同時にメッキによって形成する。
▲２▼前記溝内に金属ペーストを埋め込む。
絶縁層２３に溝を形成する方法は、レーザで加工する方法やフォトリソグラフィーでパタン形成することが可能である。このように絶縁層２３に楔部形成用の溝を形成しておき、導電層（再配線層２４及びＵＢＭ層２５）形成時に楔部２８Ａを一緒に形成することによって、斜めに設ける楔部であっても簡単かつ確実に形成できる。
【００１４】
本実施形態の半導体装置２０Ａは、ＵＢＭ層２５の下面に絶縁層２３に突出する環状の楔部２８Ａを設けたことによって、ＵＢＭ層２５と絶縁層２３との密着強度が増し、半導体装置２０Ａにかかる水平方向及び垂直方向の応力に対する耐久性が向上する。この結果、半田バンプシア強度、半田バンププル強度を向上でき、基板実装後の半導体装置とプリント基板等との熱膨張率の相違に基づく応力に対する信頼性を向上することができる。
またこの半導体装置２０Ａは従来の半田バンプ付き半導体装置と同様に、種々の基板に実装して各種の電子装置を構成することができ、このように製造される電子装置は、半田バンプシア強度、半田バンププル強度を向上でき、半導体装置と電子装置の基板との熱膨張率の相違に基づく応力に対する信頼性を向上することができる。
【００１５】
（第２の実施形態）
図５および図６は本発明による半導体装置の第２の実施形態を示す図であり、本実施形態の半導体装置２０Ｂは、前述した第１の実施形態とほぼ同様の構成要素を備えて構成され、同じ構成要素には同一符号を付してある。
この半導体装置２０Ｂは、ＵＢＭ層２５の下面ではなく、再配線層２４の下面に、絶縁層２３に突出する線状の楔部２８Ｂを複数並べて配置した構成になっている。
【００１６】
この半導体装置２０Ｂは、再配線層２４と絶縁層２３との密着強度が増し、半導体装置２０Ｂにかかる水平方向及び垂直方向の応力に対する耐久性を向上させて半田バンプシア強度、半田バンププル強度を向上でき、基板実装後の半導体装置とプリント基板等との熱膨張率の相違に基づく応力に対する信頼性を向上することができる。
楔部２８Ｂは、前記第１の実施形態での楔部２８Ａと同様な形成方法によって形成することができる。
【００１７】
（第３の実施形態）
図７は本発明による半導体装置の第３の実施形態を示す図であり、本実施形態の半導体装置２０Ｃは、前述した第１の実施形態とほぼ同様の構成要素を備えて構成され、同じ構成要素には同一符号を付してある。
この半導体装置２０Ｃは、ＵＢＭ層２５と再配線層２４との両方の下面に絶縁層２３に突出する楔部２８Ｃを設けた構成になっている。
【００１８】
この半導体装置２０Ｃは、再配線層２４及びＵＢＭ層２５と絶縁層２３との密着強度が増し、半導体装置２０Ｃにかかる水平方向及び垂直方向の応力に対する耐久性を向上させて半田バンプシア強度、半田バンププル強度を向上でき、基板実装後の半導体装置とプリント基板等との熱膨張率の相違に基づく応力に対する信頼性を向上することができる。
楔部２８Ｂは、前記第１の実施形態での楔部２８Ａと同様な形成方法によって形成することができる。
【００１９】
（第４の実施形態）
図８は本発明による半導体装置の第４の実施形態を示す図であり、本実施形態では前記第１〜３の各実施形態において楔部の形状を変更した場合を示す。
図８（ａ）は、第１の実施形態での楔部２８Ａと同じく、ＵＢＭ層２５の下面に絶縁層２３に突出する環状の楔部２８Ｄを形成している。
図８（ｂ）は、ＵＢＭ層２５の下面に絶縁層２３に突出する円弧状の楔部２８Ｅを複数形成している。
図８（ｃ）は、ＵＢＭ層２５の下面と再配線層２４の下面とに円柱または半球状の楔部２８Ｆを複数形成している。
図８（ｄ）は、ＵＢＭ層２５の下面と再配線層２４の下面とに線状の楔部２８Ｇを複数形成している。
楔部はこれらの例示に限定されず、他の形状としても良いし、異なる形状の楔部を組み合わせても良い。図８（ｄ）に示す線状の楔部２８Ｇを持たせることで、歪み方向の耐力が増加し、信頼性が向上する。
【００２０】
【実施例】
（実施例１）
本発明を第１の実施形態に係る実施例１によりさらに詳細に説明するが、本発明は本例示に限定されるものではない。本例では図９に示す構成を有する半導体パッケージ（半導体装置２０Ｄ）を以下の▲１▼〜▲７▼の製造工程を経て製造する。
【００２１】
▲１▼電極２２まで形成された半導体基板２１上に、該電極２２に整合する位置に開口を持つ絶縁層２３を形成する。絶縁層２３は感光性ポリイミドからなり、開口部はフォトリソグラフィーにより形成する。その厚さは５０μｍである。
▲２▼絶縁層２３に楔部２８Ｈを形成するための溝を形成する。溝はＹＡＧレーザを用い、深さ２０μｍ、幅５μｍ、角度４５°でリング状に作製する。
▲３▼絶縁層２３の上面に電解メッキ用のシード層を形成する。シード層はＲＦスパッタにより形成される銅層およびチタニウム層の積層体である。
▲４▼電解メッキ用のレジスト膜を形成する。レジスト膜は液状レジストをスピンコート法によって塗布し、フォトリソグラフィーによりパタン形成する。
▲５▼楔部２８Ｈ，再配線層２４およびＵＢＭ層２５を電解銅メッキにより一括形成する。電解銅メッキの厚さは２０μｍである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
▲６▼封止樹脂層２７を形成する。封止樹脂層２７は感光アクリル系樹脂製であり、フォトリソグラフィーによりバンプ形成部を開口する。
▲７▼半田バンプ２６（Ｓｎ-Ｐｂ共晶）をボール搭載により形成する。その後、半田フラックス洗浄を行う。
【００２２】
前記▲１▼〜▲７▼の工程を行うことにより、図９に示す、リング状の楔部２８Ｈを有する半導体パッケージ（半導体装置２０Ｄ）を作製することができる。前記▲２▼の工程を行わないことにより楔部２８Ｈを形成しない半導体パッケージを作製し、楔部２８Ｈの有無によるバンプシア強度、バンププル強度を比較した。
その結果、楔部２８Ｈを形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が１８％増加し、バンププル強度が１５％増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
【００２３】
（実施例２）
本発明を第２の実施形態に係る実施例２によりさらに詳細に説明するが、本発明は本例示に限定されるものではない。本例では図１０に示す構成を有する半導体パッケージ（半導体装置２０Ｅ）を以下の▲１▼〜▲７▼の製造工程を経て製造する。
【００２４】
▲１▼電極２２まで形成された半導体基板２１上に、該電極２２に整合する位置に開口を持つ第１の絶縁層２３Ａを形成する。第１の絶縁層２３Ａは感光性エポキシからなり、開口部はフォトリソグラフィーにより形成する。その厚さは５μｍである。
▲２▼第１の絶縁層２３Ａの上部にさらに第２の絶縁層Ｂを厚さ１５μｍとなるように形成する。第２の絶縁層Ｂは電極に整合する位置に開口を設け、さらに楔部２８Ｉを形成するための溝を形成する。溝はＹＡＧレーザを用いて幅８μｍ、角度９０°で線状に作製する。
▲３▼絶縁層２３Ｂの上面に電解メッキ用のシード層を形成する。シード層はＲＦスパッタにより形成される銅層およびチタニウム・タングステン層の積層体である。
▲４▼電解メッキ用のレジスト膜を形成する。レジスト膜は感光性フィルム状レジストをロールラミネータにより張り合わせ、フォトリソグラフィーによりパタン形成する。
▲５▼楔部２８Ｉ、再配線層２４およびＵＢＭ層２５を電解銅メッキにより一括形成する。電解銅メッキの厚さは２０μｍである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
▲６▼封止樹脂層２７を形成する。封止樹脂層２７はエポキシ系ソルダーレジストを採用し、スクリーン印刷により塗布およびパターニングし、バンプ形成部を開口する。
▲７▼半田バンプ２６（Ｓｎ-Ｐｂ共晶）をボール搭載により形成する。その後、半田フラックス洗浄を行う。
【００２５】
前記▲１▼〜▲７▼の工程を行うことにより、図１０に示す、再配線層２４下面に線状の楔部２８Ｉを有する半導体パッケージ（半導体装置２０Ｅ）を作製することができる。再配線層２４下面に楔部２８Ｉを設けることにより、再配線層２４と絶縁層２３との密着強度が増し、その結果、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性を得ることができる。
【００２６】
（実施例３）
本発明を再配線層のないフリップチップタイプの半導体装置に適用した例を以下に示す。
▲１▼電極２２まで形成された半導体基板２１上に、該電極２２に整合する位置に開口を持つ絶縁層２３を形成する。絶縁層２３は感光性ＢＣＢからなり、開口部はフォトリソグラフィーにより形成する。その厚さは５μｍである。
▲２▼絶縁層２３に楔部２８Ｊを形成するための溝を形成する。溝はＹＡＧレーザを用い、深さ３μｍ、幅２μｍ、角度９０°でリング状に作製する。
▲３▼絶縁層２３の上面に電解メッキ用のシード層を形成する。シード層はＲＦスパッタにより形成される薄い銅層およびニッケル層の積層体である。
▲４▼電解メッキ用のレジスト膜を形成する。レジスト膜は液状レジストをスピンコート法によって塗布し、フォトリソグラフィーによりパタン形成する。
▲５▼楔部２８ＪおよびＵＢＭ層２５を電解銅メッキにより一括形成する。電解銅メッキの厚さは２０μｍである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
▲６▼半田バンプ２６（Ｓｎ-Ａｇ-Ｃｕ合金）をボール搭載により形成する。その後、半田フラックス洗浄を行う。
【００２７】
前記▲１▼〜▲６▼の工程を行うことにより、図１１に示す、リング状の楔部２８Ｊを有する半導体パッケージ（半導体装置２０Ｆ）を作製することができる。前記▲２▼の工程を行わないことにより、楔部を形成しない半導体パッケージを作製し、楔部の有無によるバンプシア強度、バンププル強度を比較した。
その結果、楔部を形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が２２％増加し、バンププル強度が１３％増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
【００２８】
（実施例４）
図１２および図１３に示すように、樹脂製突部２９の下に導電層３０からなる楔部２８Ｋを、樹脂製突部２９に沿ってリング状に設けて半導体パッケージ（半導体装置２０Ｇ）を構成する。楔部２８Ｋの角度θは１０〜１７０°にし、深さｄは絶縁層２３の厚さの２／３以下にすることが望ましい。楔部を設けることによって、樹脂製突部２９と導電層３０からなる応力緩和部の強度を増すことができ、応力緩和部にかかる水平方向および垂直方向の応力に対する耐久性が向上する。
この結果、基板実装後の半導体パッケージとプリント基板等との熱膨張率の相違に基づく応力に対する信頼性、半田バンプシア強度、半田バンププル強度を向上することができる。
楔部２８Ｋは、絶縁層２３に溝を形成した後に、以下の方法で形成できる。
・導電層３０および再配線層２４と同時にメッキによって形成する。
・金属ペーストを埋め込む。
絶縁層２３の溝の形成方法は、レーザで加工する方法、フォトリソグラフィーでパタン形成する方法を採用できる。
【００２９】
（実施例５）
前記実施例４において樹脂製突部２９外周に沿ってリング状に楔部２８Ｋを設けることに代えて、図１４に示すように、楔部２８Ｌを樹脂製突部２９外周の一部のみに作製してもよい。本例示では樹脂製突部２９外周の対向位置に２つの楔部２８Ｌを設けている。これによって、２つの楔部２８Ｌを結ぶ方向の耐応力性を向上させることができる。
【００３０】
（実施例６）
前記実施例５に示した楔部２８Ｌの形状を、チップ（半導体装置）上の応力分布に応じて、図１５に示すように配置することで、樹脂製突部２９と導電層３０とからなる応力緩和部の強度を効率的に増すことができ、応力緩和部にかかる応力に対する耐久性を向上することができる。基板と半田バンプにかかる応力の大きさと方向は、チップの大きさ、バンプの数により異なるが、一般に図１５に示すようにチップ中央部から周辺部に向かって応力は増大し、方向性を持つ。
図１５に示す例示において、中心の応力緩和部には楔部を設けず、この中心の応力緩和部に隣接する応力緩和部には、外周に２つの楔部２８Ｌを設け、さらにその外側の応力緩和部には、外周に２つの楔部２８Ｌを設けている。しかも、図１５中矢印で示すように、それぞれの応力緩和部に設けられた楔部２８Ｌは、該周に対向配置された２つまたは２対の楔部２８Ｌを結ぶ線がチップ中心に向けて並べられている。
【００３１】
（実施例７）
▲１▼電極まで形成された半導体基板上に、該電極に整合する位置に開口を持つ絶縁層を形成する。絶縁層は感光性ポリイミドからなり、開口部はフォトリソグラフィーにより形成する。その厚さは３０μｍである。
▲２▼絶縁層上に樹脂製突部を形成する。樹脂製突部はエポキシ樹脂からなり、スクリーン印刷によりパタン形成した。その厚さは５０μｍである。
▲３▼絶縁層に楔部を形成するための溝を形成する。溝はＹＡＧレーザを用い、深さ１５μｍ、幅５μｍ、角度６０°でリング状に作製する。
▲４▼絶縁層の上面に電解メッキ用のシード層を形成する。シード層はＲＦスパッタにより形成される薄い銅層およびチタニウム層の積層体である。
▲５▼電解メッキ用のレジスト膜を形成する。レジスト膜は液状レジストをスピンコート法によって塗布し、フォトリソグラフィーによりパタン形成する。
▲６▼楔部，再配線層および導電層を電解銅メッキにより一括形成する。電解銅メッキの厚さは２０μｍである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
▲７▼封止樹脂層を形成する。封止樹脂層はエポキシ樹脂製であり、エポキシ樹脂硬化後に銅表面を露出するため表面研磨する。
▲８▼半田バンプ（Ｓｎ-Ｐｂ共晶）をボール搭載により形成する。その後、半田フラックス洗浄を行う。
【００３２】
前記▲１▼〜▲８▼の工程を行うことにより、図１２に示すように、樹脂製突部２９の下にリング状の楔部２８Ｋを有する半導体パッケージ（半導体装置２０Ｇ）を作製することができる。前記▲３▼の工程を行わないことにより、楔部を形成しない半導体パッケージを作製し、楔部の有無によるバンプシア強度、バンププル強度を比較した。
その結果、楔部を形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が１５％増加し、バンププル強度が１８％増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
【００３３】
（実施例８）
▲１▼電極まで形成された半導体基板上に、該電極に整合する位置に開口を持つ絶縁層を形成する。絶縁層は感光性エポキシ樹脂からなり、開口部はフォトリソグラフィーにより形成する。その厚さは２０μｍである。
▲２▼絶縁層上に樹脂製突部を形成する。樹脂製突部はエポキシ樹脂からなり、スクリーン印刷によりパタン形成した。その厚さは５０μｍである。
▲３▼絶縁層に楔部を形成するための溝を形成する。溝はＹＡＧレーザを用い、深さ７μｍ、幅５μｍ、角度５０°で樹脂製突部の底面に沿ってリング状に作製する。
▲４▼絶縁層の上面に電解メッキ用のシード層を形成する。シード層はＲＦスパッタにより形成される薄い銅層およびチタニウム・タングステン合金層の積層体である。
▲５▼電解メッキ用のレジスト膜を形成する。レジスト膜はドライフィルムレジストをラミネート法によって積層し、フォトリソグラフィーによりパタン形成する。▲６▼楔部、再配線層および導電層を電解銅メッキにより形成する。電解銅メッキの厚さは１５μｍである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
▲７▼封止樹脂層を形成する。封止樹脂層はエポキシ樹脂製であり、エポキシ樹脂硬化後に銅表面を露出するため表面研磨する。
▲８▼半田バンプ（Ｓｎ-Ａｇ-Ｃｕ）をボール搭載により形成する。その後、半田フラックス洗浄を行う。
【００３４】
前記▲１▼〜▲８▼の工程を行うことにより、図１２に示すように、樹脂製突部２９の下にリング状の楔部２８Ｋを有する半導体パッケージ（半導体装置２０Ｇ）を作製することができる。前記▲３▼の工程を行わないことにより、楔部を形成しない半導体パッケージを作製し、楔部の有無によるバンプシア強度、バンププル強度を比較した。
その結果、楔部を形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が１０％増加し、バンププル強度が１５％増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
【００３５】
【発明の効果】
本発明の半導体装置は、半田バンプ下の導電層下面に、絶縁層に突出する楔部を設けたことによって、導電層と絶縁層との密着強度が増し、半導体装置にかかる応力に対する耐久性が向上する。この結果、半田バンプシア強度、半田バンププル強度を向上でき、基板実装後の半導体装置とプリント基板等との熱膨張率の相違に基づく応力に対する信頼性を向上することができる。
【図面の簡単な説明】
【図１】 従来の半導体装置の一例を示す断面図である。
【図２】 従来の半導体装置の別な例を示す断面図である。
【図３】 本発明の半導体装置の第１の実施形態を示す断面図である。
【図４】 同じ半導体装置の導電層の底面図である。
【図５】 本発明の半導体装置の第２の実施形態を示す断面図である。
【図６】 同じ半導体装置の導電層の底面図である。
【図７】 本発明の半導体装置の第３の実施形態を示す断面図である。
【図８】 本発明の半導体装置の第４の実施形態として半導体装置の導電層を示す底面図である。
【図９】 本発明の半導体装置の実施例１を示す断面図である。
【図１０】 本発明の半導体装置の実施例２を示す断面図である。
【図１１】 本発明の半導体装置の実施例３を示す断面図である。
【図１２】 本発明の半導体装置の実施例４を示す断面図である。
【図１３】 図１２の要部拡大図である。
【図１４】 本発明の半導体装置の実施例５を示す断面図である。
【図１５】 本発明の半導体装置の実施例６を示す断面図である。
【符号の説明】
２０Ａ〜２０Ｄ…半導体装置、２１…基板、２２…電極、２３…絶縁層、２４…再配線層（導電層）、２５…ＵＭＢ層（導電層）、２６…半田バンプ、２７…封止樹脂層、２８Ａ〜２８Ｌ…楔部、２９…樹脂ポスト、３０…導電層。

Claims (3)

  1. 半導体基板（２１）の表面に絶縁層（２３）が設けられ、該絶縁層上に導電層（２４、３０）が設けられ、該導電層上に半田バンプ（２６）が設けられた半導体装置において、
    前記絶縁層はポリイミドまたはエポキシからなり、
    前記絶縁層上に樹脂製突部（２９）が設けられ、該樹脂製突部上面に導電層（３０）が設けられ、該導電層の上に前記半田バンプが設けられ、前記樹脂製突部の外周の導電層に、前記絶縁層側に突出する楔部（２８Ｋ）が少なくとも１箇所設けられ、前記楔部の角度θは１０〜１７０°であり、前記楔部の深さは、前記絶縁層の厚さの２／３以下であることを特徴とする半導体装置（２０Ｇ）。
  2. 半導体基板（２１）の表面に絶縁層（２３）が設けられ、該絶縁層上に導電層（２４、３０）が設けられ、該導電層上に半田バンプ（２６）が設けられた半導体装置において、
    前記絶縁層はポリイミドまたはエポキシからなり、
    前記絶縁層上に樹脂製突部（２９）が設けられ、該樹脂製突部上面に導電層（３０）が設けられ、該導電層の上に前記半田バンプが設けられ、前記樹脂製突部の外周の導電層に前記絶縁層側に突出する楔部（２８Ｋ）が少なくとも１箇所設けられ、
    前記楔部の角度θは１０〜１７０°であり、前記楔部の深さは、前記絶縁層の厚さの２／３以下であり、
    縦横に複数の樹脂製突部を設ける際に、樹脂製突部の外周の一部に前記楔部を形成し、該楔部を中心の樹脂製突部から周辺部に向かう方向に並べ、前記樹脂製突部に形成される楔部の数は周辺部に向かって増えることを特徴とする半導体装置（２０Ｇ）。
  3. 前記楔部は、リング状に形成されていることを特徴とする請求項１または２に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020208539A1 (en) * 2019-04-10 2020-10-15 Murata Manufacturing Co., Ltd. Electrical component with interconnection elements
USRE48422E1 (en) 2007-09-05 2021-02-02 Research & Business Foundation Sungkyunkwan Univ. Method of making flip chip
USRE48421E1 (en) 2007-09-05 2021-02-02 Research & Business Foundation Sungkyunkwan Univ. Flip chip and method of making flip chip

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4722532B2 (ja) * 2005-04-07 2011-07-13 シャープ株式会社 半導体装置，電子機器および半導体装置の製造方法
JP4674606B2 (ja) 2005-10-18 2011-04-20 株式会社村田製作所 薄膜キャパシタ
JP5118982B2 (ja) * 2007-01-31 2013-01-16 三洋電機株式会社 半導体モジュールおよびその製造方法
KR100927771B1 (ko) 2008-02-01 2009-11-20 앰코 테크놀로지 코리아 주식회사 반도체 장치의 제조 방법
JP2009266964A (ja) * 2008-04-23 2009-11-12 Fujikura Ltd 半導体装置
JP5350138B2 (ja) * 2008-08-26 2013-11-27 パナソニック株式会社 電気回路の製造方法、及びその方法により得られる電気回路基板
JP5212297B2 (ja) * 2008-11-07 2013-06-19 株式会社デンソー 半導体装置
KR20100060968A (ko) * 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법
JP5611682B2 (ja) * 2010-06-21 2014-10-22 京セラ株式会社 弾性波装置
US8853072B2 (en) 2011-06-06 2014-10-07 Micron Technology, Inc. Methods of forming through-substrate interconnects
KR20130130524A (ko) * 2012-05-22 2013-12-02 삼성전자주식회사 비아 패드를 갖는 반도체 소자
WO2015079648A1 (ja) 2013-11-29 2015-06-04 パナソニックＩｐマネジメント株式会社 半導体装置
JP6156255B2 (ja) * 2014-05-23 2017-07-05 トヨタ自動車株式会社 半導体装置の製造方法
JP7381901B2 (ja) * 2018-08-30 2023-11-16 日亜化学工業株式会社 配線基板の製造方法
JP2020077743A (ja) * 2018-11-07 2020-05-21 日立化成株式会社 積層体及び半導体パッケージ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE48422E1 (en) 2007-09-05 2021-02-02 Research & Business Foundation Sungkyunkwan Univ. Method of making flip chip
USRE48421E1 (en) 2007-09-05 2021-02-02 Research & Business Foundation Sungkyunkwan Univ. Flip chip and method of making flip chip
USRE49286E1 (en) 2007-09-05 2022-11-08 Research & Business Foundation Sungkyunkwan Univ. Method of making flip chip
WO2020208539A1 (en) * 2019-04-10 2020-10-15 Murata Manufacturing Co., Ltd. Electrical component with interconnection elements

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