JP4722532B2 - 半導体装置,電子機器および半導体装置の製造方法 - Google Patents

半導体装置,電子機器および半導体装置の製造方法 Download PDF

Info

Publication number
JP4722532B2
JP4722532B2 JP2005111453A JP2005111453A JP4722532B2 JP 4722532 B2 JP4722532 B2 JP 4722532B2 JP 2005111453 A JP2005111453 A JP 2005111453A JP 2005111453 A JP2005111453 A JP 2005111453A JP 4722532 B2 JP4722532 B2 JP 4722532B2
Authority
JP
Japan
Prior art keywords
semiconductor device
solder
under bump
bump
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005111453A
Other languages
English (en)
Other versions
JP2006294761A (ja
Inventor
俊也 石尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005111453A priority Critical patent/JP4722532B2/ja
Publication of JP2006294761A publication Critical patent/JP2006294761A/ja
Application granted granted Critical
Publication of JP4722532B2 publication Critical patent/JP4722532B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05567Disposition the external layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/11472Profile of the lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13007Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01018Argon [Ar]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01092Uranium [U]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、電子機器の実装基板にフリップチップ接続される半導体装置に関するものである。
従来の半導体装置は、半導体チップにパッシベーション膜や電極パッドメタル,外部接続端子などを形成した構成を有しており、電子機器の基板に実装できる形態となっているものである。
このような半導体装置としては、例えば、SOP(Small Outline Package)、QFP(Quad Flat Package)、TSOP(Thin Small Outline Package)等の定型の筐体や、外部入出力端子を持つ不定形の筐体に半導体チップ等を入れたものを挙げられる。
ところで、半導体チップには、コンデンサを内蔵するものがある。このコンデンサは、電荷蓄積を行うことによって、記憶機能、昇圧機能、ノイズフィルター機能、信号のタイミング調整機能等を実行するものである。
このようなコンデンサは、半導体装置を基板に接続するための外部接続端子のハンダから放出されるα粒子の影響を受けると、うまく機能しないことがある。
しかし、従前の半導体装置は、半導体チップのサイズに対して十分に大きな外形寸法を有しており、さらに、外部接続端子を側面(チップの素子面とは異なる面)に設けるようになっていた。
従って、外部接続端子とチップの素子面(コンデンサ)との間隔を広く(数mm)できるため、コンデンサは、α粒子の影響をほとんど受けなかった。
ところが、近年では、電子機器の小型化にともなって、半導体チップ面を基板側に向けて(フェイスダウンで)実装する、フリップチップ接続が注目されてきている。
このような実装形態では、半導体チップの素子面に外部接続端子を形成するため、外部接続端子とチップ面との間隔をmm単位では確保できず、より狭くなる。すなわち、チップ面と外部接続端子との間隔が、パッシベーション膜およびアンダーバンプメタルの厚さ分のみ(μm単位)となる。このため、コンデンサは、α粒子の影響を大いに受ける可能性がある。
そこで、従来では、外部接続端子のハンダとして、鉛フリーハンダを用いる技術が開発されている。
図7は、このような鉛フリーハンダを用いた半導体装置の構成を示す説明図であり、図8(a)〜(d)は、その製造方法を示す説明図である(特許文献1)。
図8(a)に示すように、この半導体装置の製造では、ウエハに形成されたAlまたはCuの電極パッドメタル102上に、ハンダを電着するためのアンダーバンプメタル111としての金属層をスパッタリングで形成する。
このアンダーバンプメタル111の形成では、パッシベーション膜103上に、Cr(またはTi−W)を0.1μmの厚さで被覆する。
そして、必要に応じて、0.1〜0.15μmの厚さで組成の傾斜されたCr−Cu層、および、0.5〜5μmのNi−Fe(またはNi)の層を形成する。
次に、図8(b)に示すように、フォトレジスト122をパターニングし、バンプとなる鉛フリーハンダ131を、電気メッキで形成する。
次に、図8(c)に示すように、フォトレジスト122を除去し、ハンダ131をマスクとして、不要なNi−Fe層を電気エッチングまたは化学エッチングによって除去する。
さらにハンダ131をマスクとして、不要なCr層を化学エッチング、反応性イオンエッチングまたはイオンミリングによって除去する。
その後、図8(d)に示すように、ハンダ131をリフロー処理し、ハンダバンプ132を形成する。
なお、この構成では、半導体チップのコンデンサは、パッシベーション膜103の下方に配置される。
特開平9−181125号公報(発行日;1997年7月11日)
しかしながら、上記のような鉛フリーハンダであっても、α粒子はわずかながら放出される。このため、上記のような従来技術では、放出されたα粒子によって、パッシベーション膜103の下方に配置されたコンデンサが悪影響を受ける可能性がある。
本発明は、このような従来の問題点に鑑みてなされたものである。そして、その目的は、ハンダバンプのα粒子から、半導体チップ(コンデンサ)を十分に保護することの可能な、半導体装置を提供することにある。
上記の目的を達成するために、本発明の半導体装置(本半導体装置)は、
半導体チップの素子面に、電極パッド,第1パッシベーション膜およびアンダーバンプメタルがこの順で積層され、
第1パッシベーション膜の開口部を介して電極パッドとアンダーバンプメタルとが電気的に接続されているとともに、アンダーバンプメタル上に、外部接続端子となるハンダバンプの備えられた半導体装置において、
アンダーバンプメタル上にバンプ制限部が設けられ、このバンプ制限部の開口部においてハンダバンプがアンダーバンプメタルに接触するようになっており、
さらに、ハンダバンプをバンプ制限部上に投影したときに、ハンダバンプ全体が、バンプ制限部の開口部からはみ出ていることを特徴としている。
本半導体装置は、半導体チップを備えており、電子機器の実装部材(実装基板など)に実装(接続)されて機能するものである。
また、本半導体装置は、半導体チップの素子面に、外部接続端子であるハンダバンプを備えており、電子機器の実装部材に対してフリップチップ接続されるように設計されている。
また、本半導体装置では、内部部品(コンデンサなど)と電子機器との電気的接触を図るために、ハンダバンプに加えて、電極パッド,第1パッシベーション膜およびアンダーバンプメタルを備えている。
第1パッシベーション膜は、酸化による特性劣化から半導体チップを保護するものである。この第1パッシベーション膜は、例えば、BPSG層とポリイミド層の積層から構成できる。
電極パッドは、半導体チップと電子機器との電気的接触を実現するための電極である。この電極パッドは、第1パッシベーション膜の開口部における、半導体チップの表面に形成されている。
アンダーバンプメタルは、ハンダバンプと電極パッドとを電気的に接続するためのものである。
また、本半導体装置では、アンダーバンプメタル上に、バンプ制限部(ハンダバンプ制限部)を備えている。このバンプ制限部は、ハンダ材料の載らない材料から構成されており、さらに、アンダーバンプメタルを露にするための開口部を有している。そして、このバンプ制限部の開口部にハンダバンプが形成され、アンダーバンプメタルに接触するようになっている。すなわち、このバンプ制限部は、ハンダバンプの形成領域を制限するためのものである。
このバンプ制限部により、本半導体装置では、「ハンダ材料が、アンダーバンプメタルの上面および側面(周辺部)を伝って、第1パッシベーション膜上に流れ出てしまうこと」を防止できるようになっている。
そして、特に、本半導体装置では、ハンダバンプおよびバンプ制御部の開口部のサイズ(表面でのサイズ)が、
(a)「ハンダバンプをバンプ制限部上に投影したときに、バンプ全体が、バンプ制限部の開口部からはみ出る」
ように設定されている。
すなわち、本半導体装置では、ハンダバンプの最大平面(ハンダバンプを半導体チップの素子面に平向にスライスして得られる最大の面)が、バンプ制限部の開口部よりも大きく、この開口部を覆えるようなサイズ(および位置)となっている。
従って、本半導体装置では、ハンダバンプの形成領域(バンプ制限部の開口部)のサイズの等しい従来の装置に比して、ハンダバンプを高く形成できる。
従って、本半導体装置では、実装部材と素子面との間隔を比較的大きくできるので、半導体チップに対する実装基板からのα粒子の影響を抑制できる。
また、使用環境等によって変化する熱サイクルによる応力が発生した場合でも、ハンダバンプに応力が集中することを回避できる(応力を分散させられる)。このため、ハンダバンプと実装基板あるいはアンダーバンプメタルとの、応力による剥離を防止できるようになっている。
なお、バンプ制限部の開口部の形状(表面形状)は、円、楕円、長方形や台形といった多角形など、どのような形状であってもよい。
また、上記の(a)は、バンプ制限部の開口部の最小寸法をdとし、ハンダバンプの高さをhとしたときに、
「dおよびhが、h>d/2を満たす」
ことと同値である。
ここで、バンプ制限部の開口部の最小寸法とは、「バンプ制限部の開口部における2つのエッジ(表面上の端部)を繋ぐとともに、開口部の中心(表面での中心)を通る線分の長さ」のうちの最小のものである。
従って、バンプ制限部における開口部の表面形状が楕円である場合、上記の(a)は、開口部の短径および長径の長さをd,d’とし、ハンダバンプの高さ(バンプ制限部の表面からハンダバンプの頂点までの距離)をhとしたときに、
「dおよびhが、h>d/2を満たす」
ということと同値となる。
また、本半導体装置では、上記のハンダバンプおよびアンダーバンプメタルのサイズが、
(b)「ハンダバンプをアンダーバンプメタル上に投影したときに、バンプ全体が、アンダーバンプメタル内に納まる」
ように設定されていることが好ましい。
これにより、ハンダバンプから放出されるα粒子を、アンダーバンプメタルで受け止めることが可能となる。これにより、半導体チップに対するハンダバンプからのα粒子の影響を抑制できる。
また、バンプ制限部の開口部およびアンダーバンプメタルが円形であり、かつ、これら開口部とアンダーバンプメタルとが同心円をなしているような場合、アンダーバンプメタルの直径が、バンプ制限部の開口部よりも0.06mm以上大きく形成されていることが好ましい。
この場合、上記の(b)を容易に達成できる(詳細については、後述する〔発明を実施するための最良の形態〕を参照されたい)。
また、本半導体装置のバンプ制限部としては、アンダーバンプメタル上に積層された第2パッシベーション膜を用いることが可能である。このような第2パッシベーション膜は、ハンダバンプから放出されるα粒子を遮蔽できるものであることが好ましく、ハンダ材料を載せないような、感光性を有する樹脂(例えば、ポリベンゾオキサゾール)から構成できる。
このような第2パッシベーション膜を用いることにより、半導体チップに対するα粒子の遮蔽効果をより高められる。
また、本半導体装置では、電極パッドとアンダーバンプメタルとの間に、アンダーバンプメタルの下地層を形成してもよい。また、この場合、第1パッシベーション膜の厚さt、および、アンダーバンプメタルとその下地層との合計の厚さtが、
30μm≦t+3t …(1)
を満たすように設定されていることが好ましい。
また、電極パッドの厚さtが、
30μm≦3(t+t) …(2)
を満たすように設定されていることが好ましい。
これにより、電極パッドの直下に半導体チップのコンデンサが位置している場合と、電極パッドの直下以外の領域にコンデンサが位置している場合との双方において、コンデンサに対するα粒子の遮蔽を実現できる。
また、第2パッシベーション膜も形成する場合には、この膜の厚さtが、
30μm≦t+t+3t …(3)
を満たすように設定されていることが好ましい。
また、本半導体装置では、第1パッシベーション膜の開口部(電極パッドの位置)と、バンプ制限部の開口部(ハンダバンプの位置)とが、互いにずれた位置にあってもよい。この構成では、ハンダバンプと電極パッドとの位置がずれることとなる。
この構成では、電極パッドの位置にとらわれることなく、外部接続端子であるハンダバンプを、所望の位置に設けることが可能である。このため、ハンダバンプを複数設ける場合、ハンダバンプの間隔を均等に配置できる。
従って、ハンダバンプの形成ピッチを極端に狭くしてしまうことを回避できるので、本半導体装置を基板実装するとき(あるいは実装後)に、ハンダバンプ間でショートの生じる危険性を低減できる。
また、上記したアンダーバンプメタルの下地層については、例えば、TiまたはTi−Wから構成することが可能である。また、この場合、アンダーバンプメタルが、下地層に接するCu層を含んでいることが好ましい。
TiやTi−W,Cuは、α粒子に対して、ポリイミドの3倍程度の遮蔽効果を期待できるものである。
また、この下地層の厚さは、0.05〜1μm程度とすることが好ましい。
また、上記のアンダーバンプメタルは、Cu層上に、Au層,Ni層の少なくとも1層を積層したものであることが好ましい。さらに、アンダーバンプメタルにAu層,Ni層の双方を用いる場合、Ni層をCu層の上に積層することが好ましい。
このような金属の積層膜も、α粒子に対して、ポリイミドの3倍程度の遮蔽効果を期待できるものである。
また、アンダーバンプメタルがNi層を含んでいる場合、Ni層の厚さを、1〜6μmとすることが好ましい。
Ni層を1μm以上とすると、ハンダバンプ中のSnの拡散を抑制する効果を得られる。従って、アンダーバンプメタルとハンダバンプとの接合状態を良好とできる。また、Ni層については、6μmの厚さに形成しても、応力によって下地層と剥離してしまう心配もない。
また、アンダーバンプメタルがAu層を含んでいる場合、このAu層の厚さを、0.003〜1μmとすることが好ましい。
Au層を0.003μm以上形成すると、ハンダバンプとの濡れ性を確保できる。ただし、1μmを超えて形成した場合、Au層とハンダバンプ中のSnとが脆い合金層を形成する。このため、Au層については、1μm以下に形成することが好ましい。
また、本半導体装置では、上記の第1パッシベーション膜が、伸縮性を有していることが好ましい。
すなわち、通常、第1パッシベーション膜とアンダーバンプメタルとは、異なる材料から構成されるため、これらの線膨張係数は異なる。
従って、本半導体装置の製造工程(製造プロセス)、実装工程、使用環境の変化等による温度変化によって、第1パッシベーション膜は、アンダーバンプメタルとの界面で応力を受けることになる。
従って、応力に対して脆い材料から構成すると、第1パッシベーション膜に損傷(亀裂など)が生じてしまい、本半導体装置の信頼性が著しく劣化する可能性がある。このため、第1パッシベーション膜の材料としては、アンダーバンプメタルの伸縮に対して順応できるように、伸縮性を有するものを用いることが好ましいといえる。
なお、この「伸縮性」は、「引っ張り伸び率」で表せるものである。「引っ張り伸び率」とは、引っ張り試験によって測定されるものであり、引っ張られて破壊されるまでの伸びの比率を示すものである。
例えば、JIS K7127「プラスチックフィルムおよびシートの引張試験方法」で定められている試験方法により、元の試験片の「標線間距離」に対する比率を以下の式で求めると「引っ張り伸び率」が算出される。
「引っ張り伸び率(%)」=「引張破壊伸び」÷「標線間距離」×100
このような「引っ張り伸び率」で表現すれば、第1パッシベーション膜の引っ張り伸び率は、10%以上であることが好ましいといえる。
また、第1パッシベーション膜が、複数の層を積層した構成となっている場合、各層の引っ張り伸び率が、電極パッドから離れるにつれて大きくなっていることが好ましい。
これにより、実装部材などが熱変化によって膨張・収縮し、ハンダバンプに剪断応力を受けた場合においても、第1パッシベーション膜の亀裂・剥離を防げるとともに、半導体チップへの応力伝達を低減できる。このため、応力による電気特性の変動を抑えられる。
なお、バンプ制限部として第2パッシベーション膜を用いる場合、この膜の伸び率を、第1パッシベーション膜のどの層よりも大きくすることが好ましい。
また、本半導体装置では、ハンダバンプの材料として、鉛フリーハンダを用いることが好ましい。このようなハンダは、α粒子の放射性不純物(トリウム、ウラン等)の含有量が少ないものである。
また、鉛フリーハンダも放射性不純物をわずかながら含有している(含有量は、材料の採取された鉱山などに左右される)。このため、α粒子の影響を確実に防ぐためには、α粒子のカウント数が0.1cph/cm以下のハンダを使用することが好ましい。これにより、半導体チップの誤動作の発生を確実に防止できる。
また、本発明の電子機器(本電子機器)は、本半導体装置を実装部材上に実装してなる電子機器である。
なお、本電子機器では、実装後におけるハンダバンプが、アンダーバンプメタルの形成領域内に納まっていることが好ましい。これにより、ハンダバンプから発生するα粒子が半導体チップに影響することを抑制できる。
また、本電子機器では、半導体装置と実装部材との間に、α粒子遮蔽樹脂が充填されていることが好ましい。
これにより、実装基板から発生するα粒子の、半導体チップへの影響を抑制できる。なお、このようなα粒子遮蔽樹脂を用いることは、本半導体装置と実装基板とをあまり隔てられない場合に特に有効である。また、α粒子遮蔽樹脂により、ハンダバンプから放出されるα粒子についても、より確実に遮蔽できる。
また、本発明の半導体装置の製造方法は、
半導体チップの素子面に、電極パッド,第1パッシベーション膜およびアンダーバンプメタルがこの順で積層され、
第1パッシベーション膜の開口部を介して電極パッドとアンダーバンプメタルとが電気的に接続されているとともに、アンダーバンプメタル上に、外部接続端子となるハンダバンプが備えられており、
上記ハンダバンプが、アンダーバンプメタル上に積層された第2パッシベーション膜の開口部内に配されている半導体装置の製造方法において、
半導体チップの素子面に電極パッドおよび第1パッシベーション膜を形成するパッド形成工程と、
第1パッシベーション膜に開口部を設け、この開口部を覆うようにアンダーバンプメタルを形成するメタル形成工程と、
アンダーバンプメタル上に、開口部を備えたバンプ制限部を形成するバンプ制限部形成工程と、
バンプ制限部の開口部上にハンダバンプを形成するハンダバンプ形成工程とを含んでおり、
このハンダバンプ形成部で、ハンダバンプを、
「ハンダバンプをバンプ制限部上に投影したときに、バンプ全体が、バンプ制限部の開口部からはみ出る」
ように形成することを特徴とする方法である。
本製造方法は、上記した本半導体装置を製造するための方法である。従って、本製造方法によれば、ハンダバンプの形成領域(バンプ制限部の開口部)とハンダバンプとのサイズの等しい従来の装置に比して、ハンダバンプの高い半導体装置を製造できる。
以上のように、本発明の半導体装置(本半導体装置)は、
半導体チップの素子面に、電極パッド,第1パッシベーション膜およびアンダーバンプメタルがこの順で積層され、
第1パッシベーション膜の開口部を介して電極パッドとアンダーバンプメタルとが電気的に接続されているとともに、アンダーバンプメタル上に、外部接続端子となるハンダバンプの備えられた半導体装置において、
アンダーバンプメタル上にバンプ制限部が設けられ、このバンプ制限部の開口部においてハンダバンプがアンダーバンプメタルに接触するようになっており、
さらに、ハンダバンプをバンプ制限部上に投影したときに、ハンダバンプ全体が、バンプ制限部の開口部からはみ出ている構成である。
本半導体装置では、アンダーバンプメタル上に、バンプ制限部(ハンダバンプ制限部)を備えている。このバンプ制限部は、ハンダ材料を載せない材料から構成されており、さらに、アンダーバンプメタルを露にするための開口部を有している。そして、このバンプ制限部の開口部にハンダバンプが形成され、アンダーバンプメタルに接触するようになっている。すなわち、このバンプ制限部は、ハンダバンプの形成領域を制限するためのものである。
これにより、本半導体装置では、「ハンダ材料が、アンダーバンプメタルの上面および側面(周辺部)を伝って、第1パッシベーション膜上に流れ出てしまうこと」を防止できるようになっている。
そして、特に、本半導体装置では、ハンダバンプおよびバンプ制御部の開口部が、
(a)「ハンダバンプをバンプ制限部上に投影したときに、バンプ全体が、バンプ制限部の開口部からはみ出る」
ように設定されている。
すなわち、本半導体装置では、ハンダバンプの最大平面(ハンダバンプを半導体チップの素子面に平向にスライスして得られる最大の面)が、バンプ制限部の開口部よりも大きく、この開口部を覆えるようなサイズ(および位置)となっている。
従って、本半導体装置では、ハンダバンプの形成領域(バンプ制限部の開口部)のサイズの等しい従来の装置に比して、ハンダバンプを高く形成できる。
従って、本半導体装置では、実装基板と素子面との間隔を比較的大きくできるので、半導体チップに対する実装基板からのα粒子の影響を抑制できる。
また、使用環境等によって変化する熱サイクルによる応力が発生した場合でも、ハンダバンプに応力が集中することを回避できる(応力を分散させられる)。このため、ハンダバンプと実装基板あるいはアンダーバンプメタルとの、応力による剥離を防止できるようになっている。
本発明の一実施形態について説明する。
本実施の形態にかかる半導体装置(本半導体装置)は、半導体チップを備えており、電子機器の基板(実装基板)に実装(接続)されて機能するものである。
また、本半導体装置では、半導体チップの素子面に、外部接続端子であるハンダバンプを備えており、電子機器の基板に対してフリップチップ接続されるように設計されている。
図1は、本半導体装置の構成を示す説明図である。
この図に示すように、本半導体装置は、半導体チップ1,電極パッドメタル2,第1パッシベーション膜3,下地層11,アンダーバンプメタル12,第2パッシベーション膜23,ハンダバンプ32を備えた構成である。
半導体チップ1は、図示しないコンデンサを備えている。このコンデンサは、記憶機能、昇圧機能、ノイズフィルター機能、信号のタイミング調整機能等を実行するものである。
第1パッシベーション膜3は、半導体チップ1の素子面側に形成されており、酸化による特性劣化から半導体チップ1を保護するものである。
この第1パッシベーション膜3は、厚さ1μmのBPSG上に、厚さ5μmのポリイミド層(下地ポリイミド)を形成した構成を有している。なお、BPSGとは、ボロンとリンとのドープされたシリケードガラスである。
電極パッドメタル(電極パッド)2は、半導体チップ1と他の部材との電気的接触を実現するための電極である。この電極パッドメタル2は、第1パッシベーション膜3の開口部における半導体チップ1の表面に形成されている。
また、この電極パッドメタル2は、α粒子放射性の不純物(ウランやトリウム等)をほとんど含まない、Al(あるいはCu)を主成分とする金属から構成されている。また、電極パッドメタル2の厚さは、1μm程度である。
ハンダバンプ32は、本半導体装置を電子機器の実装基板に実装するための、外部接続端子である。このハンダバンプ32は、α粒子のカウントが0.1cph/cm以下の、鉛フリーハンダからなるものである。
アンダーバンプメタル12は、ハンダバンプ32と電極パッドメタル2とを、第1パッシベーション膜3の開口部において電気的に接続するためのものである。
また、下地層11は、アンダーバンプメタル12の下地となるバリアメタル層であり、電極パッドメタル2上に形成されている。
アンダーバンプメタル12は、α粒子の放射性不純物(ウランやトリウム等)をほとんど含まないCuから構成されている。
また、下地層11も、アンダーバンプメタル12と同様に、α粒子の放射性不純物をほとんど含まない、TiあるいはTi-Wから構成される。
そして、本半導体装置では、アンダーバンプメタル12と下地層11との積層の厚さが、9μmとなっている。
従って、本半導体装置では、第1パッシベーション膜3の厚さ(6μm)をt、アンダーバンプメタル12と下地層11との合計の厚さ(9μm)をtとした場合、
+3t=6+3×9(μm)=33μmとなるため、
30μm≦t+3t …(1)
が成立している。
さらに、電極パッドメタル2の厚さ(1μm)をtとした場合、
3(t+t)=3(9+1)(μm)=30μmとなるため、
30μm≦3(t+t) …(2)
が成立している。
なお、電極パッドメタル2を構成するAl(あるいはCu)を主成分とする金属(Al系材料,Cu系材料)、および、下地層11を構成するTi,Ti-W、アンダーバンプメタル12を構成するCuは、α粒子に対して、ポリイミドの3倍程度の遮蔽効果を期待できるものである。
第2パッシベーション膜(バンプ制限部)23は、第1パッシベーション膜3上に、アンダーバンプメタル12の一部を覆うように形成された膜である。
そして、第2パッシベーション膜23は、アンダーバンプメタル12の中央部(ハンダバンプ接続領域)に応じた部位(電極パッドメタル2の直上)に、開口部Kを備えている。
この第2パッシベーション膜(バンプ制限部)23は、ハンダバンプ32から放出されるα粒子を遮蔽するためのものであり、ハンダ材料が載らないような材料(例えば、感光性を有するポリベンゾオキサゾールと呼ばれる樹脂)から構成される。
また、第2パッシベーション膜23は、ハンダバンプ32の形成時(リフロー炉等での溶融時)、「ハンダ材料が、アンダーバンプメタル12の上面および側面(周辺部)を伝って、第1パッシベーション膜3上に流れ出てしまうこと」を防止する機能を有している(ハンダがアンダーバンプメタル12の側面部を伝って流れてしまうと、アンダーバンプメタル12の遮蔽効果は期待できない)。
また、第2パッシベーション膜23におけるアンダーバンプメタル12上の厚さは、7μm程度である。また、同じく第1パッシベーション膜3上での厚さは、10μm程度である。
従って、本半導体装置では、第1パッシベーション膜3の厚さ(6μm)をt、アンダーバンプメタル12と下地層11との合計の厚さ(9μm)をtとし、第2パッシベーション膜23におけるアンダーバンプメタル12上での厚さ(7μm)をtとした場合、
+t+3t=6+7+3×9(μm)=40μmとなるため、
30μm≦t+t+3t …(3)
が成立している。
図2(a)(b)は、第2パッシベーション膜23の開口部K(およびハンダバンプ32)のサイズを示す説明図である。
この図に示すように、第2パッシベーション膜23の開口部Kは、第2パッシベーション膜23の表面からアンダーバンプメタル12への表面にかけてほぼ擂鉢状に細くなる形状を有している。
また、開口部Kの断面は、長径d’,短径d(第2パッシベーション膜23の表面での径;最大径)の、楕円形(d=d’のとき真円形)である。
ハンダバンプ32は、第2パッシベーション膜23の開口部Kのみにおいて、アンダーバンプメタル12に接触されている。
そして、ハンダバンプ32は、開口部Kよりも上部では部分楕円球形状(楕円球の一部からなる形状;最大の(最も広い部分での)長径D’,短径D)となっている。一方、開口部K内では、その内部を埋めるように、開口部Kと同様の形状を有している。
図2(a)(b)に示すように、本半導体装置では、ハンダバンプ32における第2パッシベーション膜23より上の部分が、半球よりも大きな部分楕円球形状を有している。
従って、ハンダバンプ32が、開口部Kよりも大きくなっている(ハンダバンプ32を第2パッシベーション膜23上に投影してできる楕円形が、全体的に開口部Kからはみ出している)。
そして、ハンダバンプ32では、第2パッシベーション膜23からの高さhが、開口部Kの短径dの2分の1よりも大きな値となっている。すなわち、
h>d/2 …(4)
が成立している。
さらに、本半導体装置では、ハンダバンプ32の最大径D・D’が、アンダーバンプメタル12の形成領域Rを超えない大きさとなっている。
すなわち、ハンダバンプ32は、アンダーバンプメタル12の形成領域Rからはみ出た部分を持たないように形成されている。
次に、本半導体装置の製造方法について説明する。
図3(a)〜(c)および図4(a)〜(c)は、本半導体装置の製造方法を示す説明図である。
図3(a)に示すように、電極パッドメタル2を設けた半導体チップ1に対し、開口部を有する第1パッシベーション膜3を形成する。この第1パッシベーション膜3は、上記したように、1μm厚のBPSGと、5μm厚のポリイミド樹脂層との積層である。
次に、図3(b)に示すように、TiまたはTi-Wの下地層11を、スパッタリング法で0.05〜1μm形成した。その後、下地層11の上に、Cuからなるシード層(図示せず)を、0.05〜1μm形成した。
これらの下地層11およびシード層は、電極パッドメタル2および第1パッシベーション膜3と、後に形成するアンダーバンプメタル12との間の密着性を高めるためのものである。
また、下地層11は、電極パッドメタル2上でのアンダーバンプメタル12の拡散を防止する機能も有している。
その後、図3(c)に示すように、電界メッキ法によって、シード層上に、アンダーバンプメタル12を形成する。電界メッキ法を用いると、アンダーバンプメタル12を、短時間で厚く形成できる。
すなわち、まず、所望のパターンを有するアンダーバンプメタル12を得るために、感光性レジスト21を、シード層に塗布し、乾燥させる。そして、フォトリソグラフィにより、感光性レジスト21に開口部を設ける。
ここで、感光性レジスト21については、アンダーバンプメタル12の所定高さよりも厚く形成しておく。
その後、感光性レジスト21の開口部に対し、電解メッキ法により、Cuからなるアンダーバンプメタル12を形成する。このとき、アンダーバンプメタル12の厚さ(シード層を含む)を、下地層11とのトータルの厚さが9μmとなるように調整する。
アンダーバンプメタル12の形成後、図4(a)に示すように、感光性レジスト21を、剥離液を用いて除去する。
次に、アンダーバンプメタル12の形成領域以外の領域から、不要なシード層および下地層11を順に除去する(図4(b))。この除去については、アンダーバンプメタル12をマスクとして、エッチング液を用いて行う。
次に、図4(c)に示すように、ハンダバンプ32の接続領域に開口部Kを有する、第2パッシベーション膜23を形成する。
この第2パッシベーション膜23については、感光性を有する樹脂(ポリベンゾオキサゾール等)を用いて、フォトリソグラフィにより形成できる。
また、開口部Kについては、アンダーバンプメタル12よりも小さくなるように(開口部Kが、アンダーバンプメタル12の形成領域内に納まるように)形成する。
次に、第2パッシベーション膜23の開口部Kに、ハンダバンプ32を形成する(図1)。
ハンダバンプ32は、電解メッキ法,印刷法、ボール搭載法等で形成可能である。なかでも、ボール搭載法を用いれば、高いハンダバンプ32を、最も安定的かつ容易に形成できる。
上記の工程により、使用環境の変化等に起因する熱変化にも耐えることの可能な、本半導体装置を得られる。
なお、ハンダバンプ32に関するボール搭載法では、第2パッシベーション膜23の開口部Kにフラックスを転写する。その後、開口部K上にハンダボール(α粒子カウント;0.1cph/cm以下の鉛フリーハンダからなる)を載せて、リフロー炉で溶融させ、ハンダバンプ32を形成することとなる。
ここで、開口部Kにおける表面部分(最大の部分)を、直径0.29mmの円とする。この場合、直径0.24mm以上のハンダボールを用いてハンダバンプ32を形成すると、その高さ(h)は、開口部Kの最大半径である0.145mm以上となる。従って、ハンダバンプ32の最大直径(最大平面寸法)D’も、0.29μmより大きくなる。
また、同様の開口部Kに対し、直径0.3mmのハンダボールを使用すると、高さ0.2mm、最大直径D’が0.33mmのハンダバンプ32を得られる。
また、開口部Kの表面部分を最大直径0.23mmの円とし、ハンダボールの直径を0.19mm以上とする場合、0.115mm以上の高さのハンダバンプ32を得られる。
また、同様の開口部Kに対し、直径0.24mmのハンダボールを使用すると、高さが0.18mm、最大直径D’が0.260mmのハンダバンプ32を得られる。
なお、本半導体装置の製造における、ハンダバンプ32を形成するまでの工程については、ウエハ状態で実行することが好ましい。これにより、多数の本半導体装置を、スムーズかつ同時に製造できる。
この場合、ハンダバンプ32の形成後、ダイシング工程による分割を行うことで、個片の本半導体装置を得られる。
半導体装置を薄くする場合には、ダイシングの前までに、半導体チップ1の裏面側(パッシベーション膜3の未形成面)を、物理的研磨,化学的研磨またはこれらの併用等により研磨することが好ましい。
以上のように、本半導体装置では、アンダーバンプメタル12上に、第2パッシベーション膜23を備えている。この第2パッシベーション膜23は、ハンダ材料を載せない材料から構成されており、さらに、アンダーバンプメタル12を露にするための開口部Kを有している。そして、この第2パッシベーション膜23の開口部Kにハンダバンプ32が形成され、アンダーバンプメタル12に接触するようになっている。すなわち、この第2パッシベーション膜23は、ハンダバンプ32の形成領域を制限するためのものである。
これにより、本半導体装置では、「ハンダ材料が、アンダーバンプメタル12の上面および側面(周辺部)を伝って、第1パッシベーション膜3上に流れ出てしまうこと」を防止できるようになっている。
そして、特に、本半導体装置では、ハンダバンプ32が、
(a)「ハンダバンプ32を第2パッシベーション膜23上に投影したときに、バンプ全体が、第2パッシベーション膜23の開口部Kからはみ出る」
ように設定されている。
すなわち、本半導体装置では、ハンダバンプ32の最大平面(ハンダバンプ32を半導体チップ1の素子面に平向にスライスして得られる最大の面)が、第2パッシベーション膜23の開口部Kよりも大きく、この開口部Kを覆えるようなサイズ(および位置)となっている。
従って、本半導体装置では、ハンダバンプ32の形成領域(第2パッシベーション膜23の開口部K)のサイズの等しい従来の装置に比して、ハンダバンプ32を高く形成できる。
従って、本半導体装置では、本半導体装置を実装する電子機器の実装基板と素子面との間隔を比較的大きくできるので、半導体チップ1に対する実装基板からのα粒子の影響を抑制できる。
また、使用環境等によって変化する熱サイクルによる応力が発生した場合でも、ハンダバンプ32に応力が集中することを回避できる(応力を分散させられる)。このため、ハンダバンプ32と実装基板あるいはアンダーバンプメタル12との、応力による剥離を防止できるようになっている。
なお、第2パッシベーション膜23の開口部Kが楕円形状である場合、上記の(a)は、開口部Kの短径および長径の長さをd,d’とし、ハンダバンプ32の高さ(第2パッシベーション膜23の表面からハンダバンプ32の頂点までの距離)をhとしたときに、
「dおよびhが、h>d/2を満たす」
ということの十分条件である。
さらに、本半導体装置では、ハンダバンプ32の最大直径D’が、アンダーバンプメタル12の形成領域を超えない大きさとなっている。
すなわち、本半導体装置では、上記のハンダバンプ32が、
(b)「ハンダバンプ32をアンダーバンプメタル12上に投影したときに、バンプ全体が、アンダーバンプメタル12内におさまる」
ように設定されている。
これにより、ハンダバンプ32から放出されるα粒子を、アンダーバンプメタル12で受け止めることが可能となる。これにより、半導体チップ1に対するハンダバンプ32からのα粒子の影響を抑制できる。
また、本半導体装置では、上記した(1)(2)式が成立している。
このことにより、電極パッドメタル2の直下にコンデンサのある場合と、電極パッドメタル2の直下以外の領域にコンデンサのある場合との双方において、コンデンサに対するα粒子の遮蔽を実現できる。
また、本半導体装置では、ハンダバンプ32の材料として、α粒子のカウント数が0.1cph/cm以下である、鉛フリーハンダを用いている。このような材料は、α粒子の放射性不純物(トリウム、ウラン等)の含有量が少ないものである。
また、鉛フリーハンダも放射性不純物をわずかながら含有している(含有量は、材料の採取された鉱山などに左右される)。このため、α粒子の影響を確実に防ぐためには、上記のようにα粒子の放射カウント数の低い値を示す材料を用いることが好ましいといえる。本半導体装置では、このようなα粒子のカウント数が0.1cph/cm以下のハンダを使用しているため、半導体チップ1の誤動作の発生をより確実に防止できるようになっている。α粒子の測定装置としてはガスフロー比例計数管、シリコン半導体などを検出器にもつ測定機がよく使われる。本実施形態においては、ガスフロー比例計数管式のものを用いて測定した。
ここで、本半導体装置を電子機器の実装基板に実装する工程(実装工程)について説明する。
図5(a)(b)は、本半導体装置に関する実装工程を示す説明図である。
図5(a)に示すように、本半導体装置を実装する電子機器41の実装基板42には、ランド(バンプ接続部)43と、ランド43上に形成されたハンダペースト44とが、本半導体装置の実装位置に合わせて形成されている。
また、ランド43(ハンダペースト44)のサイズは、本半導体装置におけるハンダバンプ32の開口部K(ハンダバンプ32の制限部)のサイズに応じて設計されている。
これは、実装工程中あるいは実装後において、本半導体装置あるいは実装基板42のいずれか一方に熱応力(実装時の熱や使用環境に基づく熱によって発生する応力)が集中することを回避するためである。
また、ハンダペースト44は、ランド43の位置に応じたメタルマスクを使用した印刷によって形成される。メタルマスクとしては、ランド43のサイズと同等の開口径を有する、0.1mm程度の厚さのものを使用した(この程度の厚さが一般的である)。
また、このハンダペースト44も、ランド43と同様に鉛フリーハンダ(α粒子のカウントが0.1cph/cm以下)であるものを使用した。
なお、ハンダペースト44の材料としては、ハンダバンプ32と同様の組成(材料)を用いることが好ましい。
実装工程では、まず、本半導体装置を、マウンター装置を用いて位置合わせし、あらかじめハンダペースト44の形成(供給)された実装基板(実装基板面)42に搭載する。
次に、図5(b)に示すように、ハンダバンプ32とハンダペースト44とを、リフロー炉等によりいったん溶融させ、その後、冷却する。
その後、本半導体装置とランド43との隙間(ハンダバンプ32,ランド43の周囲)に、α粒子遮蔽樹脂45を充填する。
これにより、本半導体装置の実装工程が完了する。
ここで、第2パッシベーション膜23の開口部K(円)の最大直径(=d=d’)が0.28mmであり、ハンダバンプ32の高さ(h)が0.2mm、最大直径(=D=D’)が0.33mmである場合、実装後のハンダバンプ32の高さ(おおむね、実装基板42と第2パッシベーション膜23との間隔)は、0.2mm程度となる。また、実装後のハンダバンプ32の最大直径(最大平面寸法)D’は、0.34mm程度となる。
従って、この場合、ハンダバンプ32をアンダーバンプメタル12の形成領域R(図1)からはみ出ないようにするためには、形成領域Rのサイズを、直径0.34mmの円以上の大きさとすることが好ましいといえる。
また、第2パッシベーション膜23の開口部Kの最大直径が0.22mmであり、ハンダバンプ32の高さ(h)が0.18mm、最大直径D’が0.26mmである場合、実装後のハンダバンプ32の高さは、0.18mm程度となる。
また、実装後のハンダバンプ32の最大直径D’は、0.28mm程度となる。
従って、この場合、ハンダバンプ32をアンダーバンプメタル12の形成領域R(図1)からはみ出ないようにするためには、形成領域Rのサイズを、直径0.28mmの円以上の大きさとすることが好ましいといえる。
以上のことから、アンダーバンプメタル12の形成領域Rとしては、ハンダバンプ32の開口部Kよりも、0.06mm以上大きく設計することが好ましいといえる。
なお、上記のような実装基板には、ウラン、トリウム等のα粒子放射性不純物を多く含むようなものも存在する。従って、本半導体装置を基板実装する場合、実装基板から放出されるα粒子につても考慮することが好ましい。
まず、本半導体装置と実装基板との間隔について説明する。
α粒子は、光などと同様に、距離の離れるにつれて、四方への拡散によって減衰する性質がある。すなわち、線源からの距離をrとすると、α粒子は、1/rで減衰することとなる。
また、α粒子は、空気などによって吸収されることによって減衰する。この減衰は、吸収する物質(空気など)の厚みが増すにつれて指数関数的に増えていくため、e-krと表される。
従って、線源から距離rの地点でのα粒子強度(A)は、次式のように表される。
=A×e-kr/r
ここで、Aは線源での(距離0での)強度、kは空気中での減衰係数を示す。
従って、本半導体装置と実装基板との間隔については、できるだけ隔てた方がよいといえる。このため、ハンダバンプ32を、できるだけ高く形成した方がよいことがわかる。
なお、本半導体装置および実装基板のランドを、上記の例で示したようなサイズに設定した場合には、本半導体装置は、実装後において誤動作することなく、安定して動作することがわかっている。
また、ハンダバンプ32の高さを0.12mmとし、実装後のバンプ高さ(おおむね実装基板と半導体チップ1との間隔)が0.12mmとなったときについても確認を行ったが、同様に良好に動作した。
ただし、上記したように、本半導体装置の安定度は、実装基板の含有するα粒子放射性不純物の量などにも左右される。このため、ハンダバンプ32の高さについては、できる限り高く設定することが好ましい。これにより、本半導体装置と実装基板との距離をできるだけ隔てることが可能となる。
また、このように実装後のハンダバンプ32を高くすると、使用環境等によって変化する熱による応力が発生しても、ハンダバンプ32に応力が集中して負荷されることを回避できる(応力を分散させられる)。従って、この点においても、ハンダバンプ32を高く形成することは好ましいといえる。
また、実装基板からのα粒子の影響を防ぐために、図5(b)に示したように、実装構造(本半導体装置と実装基板42との間)にα粒子遮蔽樹脂45を充填することが好ましい。
このα粒子遮蔽樹脂45は、本半導体装置と実装基板42との間に、ディスペンサ等で液体のα粒子遮蔽樹脂を注入し、これを熱処理により硬化させる方法によって形成できる。
このα粒子遮蔽樹脂45の材料としては、α粒子放射性の不純物(ウランやトリウム等)をほとんど含まない樹脂材料(ポリイミド、ポリベンゾオキサゾール、エポキシ系等)を使用可能である。
ただし、樹脂にフィラーを含有させる場合は、α粒子放射性不純物の含有量に注意する必要がある。
このように、本半導体装置と実装基板42との隙間にα粒子遮蔽樹脂45を充填することは、本半導体装置と実装基板とをあまり隔てられない場合に特に有効である。また、α粒子遮蔽樹脂45により、ハンダバンプ32から放出されるα粒子についても、より確実に遮蔽できる。
また、本実施の形態では、本半導体装置を、図1に示すように、電極パッドメタル2の直上に、下地層11,アンダーバンプメタル12を介してハンダバンプ32が形成される構成としている。
しかしながら、これに限らず、図6に示すように、電極パッドメタル2の位置とは異なる位置に、ハンダバンプ32を配するようにしてもよい。
図6の構成では、下地層11およびアンダーバンプメタル12が、電極パッドメタル2の直上から離れた位置にまで延びている。
そして、アンダーバンプメタル12が、電極パッドメタル2の全体を覆うように形成されている。
さらに、第2パッシベーション膜23の開口部Kが、アンダーバンプメタル12上における電極パッドメタル2の直上からずれた位置に設けられている。そして、図1の構成と同様に、開口部Kにハンダバンプ32が形成されている。
図6の構成では、ハンダバンプ32の形成位置の下側(半導体チップ1側)の全域に、下地層11およびアンダーバンプメタル12に加えて、第1パッシベーション膜3が配されている。
従って、この構成では、ハンダバンプ32から放出されるα粒子から、半導体チップ1をより確実に保護することが可能となる。
なお、図6の構成では、ハンダバンプ32から放出されるα粒子を電極パッドメタル2によって遮蔽することは困難である。
しかしながら、この電極パッドメタル2は、ウエハプロセス上、1μm程度の厚さにしか形成できない。また、このような1μmの電極パッドメタル2と同等の遮蔽効果を第1パッシベーション膜3にもたせるには、その厚さを3μm程度にすればよく、この程度あるいはこれ以上の厚さの第1パッシベーション膜3を形成することは容易である(ポジ型の感光性樹脂を用いて第1パッシベーション膜3を形成する場合でも、その厚さを20μm程度にできる)。
従って、図6のように、ハンダバンプ32の下側全域に、電極パッドメタル2に代えて第1パッシベーション膜3を設けることによって、α粒子をより確実に遮蔽できる。
また、図6の構成では、電極パッドメタル2の位置にとらわれることなく、外部接続端子であるハンダバンプ32を所望の位置に設けることが可能である。従って、ハンダバンプ32の数の制限を緩和でき、さらに、各ハンダバンプ32の間隔を均等に配置できる。
このため、ハンダバンプ32の形成ピッチを極端に狭くしてしまうことを回避できるので、本半導体装置を基板実装するとき(あるいは実装後)に、ハンダバンプ32間でショートの生じる危険性を低減できる。
また、本実施の形態では、本半導体装置について、電子機器の実装基板に搭載されるとしている。しかしながら、これに限らず、本半導体装置については、電子機器のどのような部材(実装部材(実装基板を含む))に実装するようにしてもよい。
また、本半導体装置のハンダバンプ32に関しては、高さ(h)をできるだけ高く形成することが好ましい。ハンダバンプ32を高くすると、本半導体装置と実装部材との間隔を広げられる。このため、実装部材から放出されるα粒子の影響をより少なくできる。
また、ハンダバンプ32を高くすることで、実装後における本半導体装置あるいは電子機器の熱変化(本半導体装置を実装するときの冷却過程、他の部品を電子機器に実装する際の熱変化、さらには使用環境に応じた熱変化等)への耐性も向上する。
すなわち、半導体装置と実装部材との線膨張係数が異なるため、実装後に熱変化(熱サイクル)が生じると、ハンダバンプ32に応力が生じる。しかしながら、ハンダバンプ32を高く形成すると、このような応力を分散できるため、応力による耐性を向上させられる。
また、本実施の形態では、アンダーバンプメタル12が、α粒子の放射性不純物をほとんど含まないCuから構成されているとしている。
しかしながら、アンダーバンプメタル12に、α粒子の放射性不純物をほとんど含まない他の金属を含めてもよい。
例えば、Ni/Cu(Ni層とCu層との積層)、Au/Ni/Cu(Au層,Ni層,Cu層の積層)、Au/Cu等(Au層とCu層との積層)から構成してもよい。
この構成では、全て、Cu層が下地層11に隣接することとなる。また、Au/Ni/Cuでは、Au層が下地層11から最も離れた層となる。
このような金属の積層膜も、α粒子に対して、ポリイミドの3倍程度の遮蔽効果を期待できるものである。
また、アンダーバンプメタル12の層構造をNi/Cuとする場合は、Ni層の厚さを1〜6μmとすることが好ましい。また、Au/Ni/Cuとする場合は、Au層の厚さを0.003〜1μm、Ni層の厚さを1〜6μmとすることが好ましい。そして、いずれの場合も、アンダーバンプメタル12と下地層11とのトータル厚を8μm以上とすることが好ましい。
ただし、電極パッドメタル2の直下にコンデンサが存在する場合においては、電極パッドメタル2を1μmとした場合は、アンダーバンプメタル12と下地層11とのトータル厚を9μm以上とすることが好ましい。
アンダーバンプメタル12をAu/Ni/CuあるいはAu/Cuから構成する場合、Au層を0.003μm以上形成すると、ハンダバンプ32との濡れ性を確保できる。ただし、1μmを超えて形成した場合、Au層とハンダバンプ32中のSnとが脆い合金層を形成する。このため、Au層については、1μm以下に形成することが好ましい。
また、Ni層を1μm以上とすると、ハンダバンプ32中のSnの拡散を抑制する効果を得られる。従って、アンダーバンプメタル12とハンダバンプ32との接合状態を良好とできる。また、Ni層については、6μmの厚さに形成しても、応力によって下地層11と剥離してしまう心配もない。
また、本実施の形態では、第1パッシベーション膜3が、厚さ1μmのBPSG上に、厚さ5μmのポリイミド層を形成した構成を有しているとしている。
しかしながら、これに限らず、ポリイミド層に変えて、他の絶縁樹脂からなる層を形成してもよい。他の絶縁樹脂材料としては、α粒子の放射性不純物を含まないポリベンゾオキサゾール、エポキシ、カルド樹脂等を挙げられる。
なお、従来のパッシベーション膜は、通常、0.5μ〜1μm程度のSi-N、SiO2、BPSG等の無機材料のみ、あるいは、この無機材料の上に3μm程度のポリイミドを形成した構成である。
ここで、無機材料のみからなるパッシベーション膜では、厚さがせいぜい2μmと薄いので、α粒子を遮蔽することは困難である。
一方、α粒子の発生源となるウランやトリウム等を不純物として含まないポリイミド材料は、30μm程度の厚さでα粒子を遮蔽できる。このため、パッシベーション膜の樹脂材料としては、できるだけ厚いものを用いることが好ましい。また、パッシベーション膜の樹脂材料を厚く形成すると、外部から受ける電磁界の干渉を防ぐことも可能である。
ただし、パターニング性を考慮すると、樹脂材料をあまり厚く形成することは困難であるという技術的課題はある。
パッシベーション膜の樹脂材料を感光性ネガ型とすると、膜厚を50μm以上とすることも可能である。しかし、開口部の側壁が逆テーパとなりやすいため、その上にスパッタリング等で膜を形成することが困難になるという問題がある。
一方、パッシベーション膜の樹脂材料を感光性ポジ型あるいは非感光性型のものとすると、その膜厚は二十数μmレベルが限界となる。このため、α粒子を完全に遮蔽することは困難である。
また、本実施の形態では、第2パッシベーション膜23を、感光性を有する樹脂から構成するとしている。しかしながら、これに限らず、第2パッシベーション膜23としては、ハンダバンプ32のサイズを制限可能で、α粒子を遮蔽できる材料であれば、どのような材料でも使用できる。
なお、ハンダバンプ32のサイズを制限する(溶融したハンダ材料がアンダーバンプメタル12から流れ出ないようにする(アンダーバンプメタル12の側面を伝わらないようにする))ためには、アンダーバンプメタル12の表面を薬液か反応性ガスにより表面処理する方法、感光性レジスト等によりアンダーバンプメタル12をコートする方法等がある。
しかしながら、本半導体装置のように、α粒子の遮蔽効果と半導体チップ1を物理的、化学的ダメージから保護するために、永久保護膜となりえる安定な材料(物質)からなる、第2パッシベーション膜23を用いることが好ましい。
また、第2パッシベーション膜23の材料としては、上記したポリベンゾオキサゾールの他に、ポリイミド、エポキシ、カルド樹脂等を用いることが可能である。
また、アンダーバンプメタル12に接するパッシベーション膜3・23は、伸縮性を有していることが好ましい。
すなわち、通常、パッシベーション膜3・23とアンダーバンプメタル12とは、異なる材料から構成されるため、これらの線膨張係数は異なる。
従って、本半導体装置の製造工程(製造プロセス)、実装工程、使用環境の変化等による温度変化によって、パッシベーション膜3・23は、アンダーバンプメタル12との界面で応力を受けることになる。
従って、応力に対して脆い材料から構成すると、パッシベーション膜3・23に損傷(亀裂など)が生じてしまい、本半導体装置の信頼性が著しく劣化する可能性がある。このため、パッシベーション膜3・23の材料としては、アンダーバンプメタル12の伸縮に対して順応できるように、伸縮性を有するものを用いることが好ましいといえる。
なお、この「伸縮性」は、「引っ張り伸び率」で表せるものである。「引っ張り伸び率」とは、引っ張り試験によって測定されるものであり、引っ張られて破壊されるまでの伸びの比率を示すものである。
例えば、JIS K7127「プラスチックフィルムおよびシートの引張試験方法」で定められている試験方法により、元の試験片の「標線間距離」に対する比率を以下の式で求めると「引っ張り伸び率」が算出される。
「引っ張り伸び率(%)」=「引張破壊伸び」÷「標線間距離」×100
なお、本実施の形態では、パッシベーション膜3が、1μmのBPSGと、5μmのポリイミド層とを含むとしている。
ここで、BPSG(Si-N、Si-O等)はガラス状の物質であるため、その引っ張り伸び率は、ほぼ0%である。また、ポリイミド系樹脂からなるポリイミド層の引っ張り伸び率は、10%である。
また、第2パッシベーション膜23(アンダーバンプメタル12上で7μm,第1パッシベーション膜3上で10μm)を構成するポリベンゾオキサゾールの引っ張り伸び率は、40%である。
このように、本半導体装置では、パッシベーション膜3・23の引っ張り伸び率を、半導体チップ1側から順に、ほぼ0%(BPSG)、10%(ポリイミド樹脂)、40%(ポリベンゾオキサゾール)としている(引っ張り伸び率を傾斜させている)。
ここで、パッシベーション膜3・23の引っ張り伸び率が均一な場合、ハンダバンプ32からの剪断応力が、半導体チップ1と第1パッシベーション膜3との界面に直接伝わることになる。
また、パッシベーション膜3・23内に、引っ張り伸び率の急激に変化する界面のある場合、その界面に応力が集中してしまう。このため、その界面での亀裂・剥離などが生じやすくなる。
従って、本半導体装置では、上記したように、第1パッシベーション膜3における半導体チップ1に接触する面については、応力に対して順応しにくい(引っ張り伸び率の小さい)材料を用いる一方、最上面となる第2パッシベーション膜23については、応力に順応しやすい(引っ張り伸び率の大きい)材料を用いている。そして、その中間には、中程度の引っ張り伸び率を有する材料を配置している。
すなわち、本半導体装置では、3層の引っ張り伸び率を、ハンダバンプ32に近づくにつれて、だんだんと上げるように設計されている。
これにより、本半導体装置では、実装部材からの熱によってハンダバンプ32が膨張・収縮し、剪断応力を受けた場合においても、パッシベーション膜3・23の亀裂・剥離を防げるとともに、半導体チップ1への応力伝達を低減できるようになっている。このため、本半導体装置では、応力による電気特性の変動を抑えられる。
また、アンダーバンプメタル12の構成材料としてCuを用いる場合、アンダーバンプメタル12の表面または側面において、Cuが第2パッシベーション膜23と接触する。ここで、ポリイミド樹脂は、硬化時にCuを取り込むと脆化する性質がある。従って、第2パッシベーション膜23の材料としては、Cuと接触しても脆化することのない、ポリベンゾオキサゾールを用いることが好ましい。
また、本実施の形態では、アンダーバンプメタル12の形成前に、下地層11上に、Cuからなるシード層を形成するとしている。ここで、シード層の材料は、アンダーバンプメタル12の材料(電解メッキの材料)に応じて、種々変更することが好ましい。
また、シード層の厚さとしては、0.05μm以上とすることが好ましい。ここで、シード層を厚くすれば、アンダーバンプメタル12(電解メッキ層)の均一性を確保しやすい。しかしながら、シード層の形成時間を考慮すれば、その厚さはせいぜい1μmまででよい。
また、本実施の形態では、下地層11を、0.05〜1μmの膜厚のTiまたはTi-Wから構成するとしている。この下地層11は、アンダーバンプメタル12と電極パッドメタル2との間のバリア効果を得るためのものである。なお、この下地層11の厚さを0.05μmとすれば、十分なバリア効果を確保できる。また、下地層11を1μmまで厚く形成した場合においても、応力による剥離は発生しない。
ここで、下地層11の材料として、Crを用いてもよい。しかしながら、ウエット処理でCrをエッチングすると、電極パッドメタル2をなすAlを腐食させてしまうという課題が残る。
また、本実施の形態では、アンダーバンプメタル12を、電界メッキ法で形成するとしている。しかしながら、これに限らず、アンダーバンプメタル12については、スパッタリングまたは蒸着法にエッチングまたはリフトオフを組み合わせる方法によっても形成可能である。
また、本実施の形態では、本半導体装置が、実装基板にフリップチップ接続されるとしている。しかしながら、これに限らず、本半導体装置については、実装基板に対してどのように接続してもよい(半導体チップ1に対して、どの位置にハンダバンプ32を形成してもよい)。
また、本実施の形態では、本半導体装置を、コンデンサを有する半導体チップ1を備え、電子機器に実装されて使用されるとしている。しかしながら、本半導体装置に、コンデンサを備えていない半導体チップ1を備えるようにしてもよい。ただし、本半導体装置は、半導体チップ1に対するα粒子の影響を回避できるため、α粒子の影響を受けやすいコンデンサを半導体チップ1が備えている場合に特に有効である。
また、本半導体装置における第2パッシベーション膜23については、できるだけ安定な材料で構成することが好ましい。すなわち、含有する溶剤を揮発させて固めるタイプの材料(一般的な感光性レジストなど)よりも、反応して硬化するような安定な材料を用いることが好ましい。これにより、第2パッシベーション膜23によって、本半導体装置(半導体チップ1)を物理的・化学的ダメージから確実に保護できる。
また、本実施の形態では、第2パッシベーション膜23の表面部分における開口部Kの形状が楕円であり、第2パッシベーション膜23の表面からアンダーバンプメタル12への表面にかけてほぼ擂鉢状に細くなるとしている。
しかしながら、これに限らず、開口部Kについては、第2パッシベーション膜23の表面からアンダーバンプメタル12の表面にかけて太くなる形状(逆テーパ形状)としてもよい。
また、本実施の形態では、第2パッシベーション膜23の表面部分における開口部Kの形状については、楕円に限らず、長方形や台形などの多角形や、より歪んだ形状など、どのような形状としてもよい。
開口部Kがどのような形状であっても、その最小寸法をdとし、ハンダバンプ32の高さをhとしたとき、h>d/2が満たされていることが好ましい。この場合、「ハンダバンプ32を開口部K上に投影したときに、バンプ32全体が、開口部Kからはみ出る」こととなる。従って、ハンダバンプの形成領域(バンプ制限部の開口部)のサイズの等しい従来の装置に比して、ハンダバンプ32を高く形成できる。
なお、ここで、開口部Kの最小寸法とは、「開口部Kにおける2つのエッジ(表面上の端部)を繋ぐとともに、開口部Kの中心(表面での中心)を通る線分の長さ」のうちの最小のものである。
また、第1パッシベーション膜3の開口部についても、どのような形状としてもよい。また、第1パッシベーション膜3の開口部と第2パッシベーション膜23の開口部Kとの形状を、互いに異ならせてもよい(例えば、前者を長方形とする一方、後者を楕円形とするなど)。
また、特許文献1では、ボール制限メタラジ(アンダーバンプメタルに相当)は、ハンダバンプ制限部(この文献1ではハンダバンプを完全に制限しているわけではない。ボール制限メタラジの側面を伝わって半導体チップの素子面に流れ出てしまう)の寸法と同じである。従って、ハンダバンプから放出されるα粒子は、ボール制限メタラジで遮蔽することは困難である。また、この文献の技術では、ボール制限メタラジによってα粒子を遮蔽することは考えられていないといえる。
また、本実施の形態では、第2パッシベーション膜23からの高さhが、開口部Kの短径dの2分の1よりも大きな値となっている。すなわち、上記の(4)式が成立するとしている。しかしながら、これに限らず、この高さhが、『h>(d+d’)/4』を満たすように設定してもよい。
また、本発明の半導体装置を、従来の半導体装置(コンデンサを内蔵した半導体チップの素子面上にハンダバンプを形成し、そのハンダバンプを介して基板実装するタイプ)において、ハンダバンプ形状を『h>(d+d’)/4』とした上でアンダーバンプメタルのサイズをハンダバンプの最大平面寸法よりも大きく形成したものである、と表現することもできる。
また、「コンデンサを内蔵した半導体チップ上にハンダバンプを形成し、そのハンダバンプを介して基板実装するタイプ」以外の従来の半導体装置では、素子面とハンダバンプの距離や、素子面と実装基板の距離が離れている。このため、α粒子の存在は大きな問題とならない。
また、本実施形態では、バンプ制限部として、パッシベーション膜23を用いるとしている。しかしながら、これに限らず、アンダーバンプメタル表面にアンダーバンプメタル材料と異なる層を設けることで、ハンダバンプ制限部を形成できる。また、(1)ハンダバンプと馴染みやすい金属層(例えば金)をハンダバンプ形成領域に設ける、(2)ハンダバンプ周辺にハンダバンプと馴染みにくい金属層を設ける、(3)ハンダバンプ周辺を酸化させて酸化膜を設ける、(4)ハンダバンプ形成後に除去可能なレジストを設ける、といったことでも、バンプ制限部を形成できる。
また、本実施の形態では、ハンダバンプ32の最大平面寸法が、第2のパッシベーション膜23の開口部Kよりも大きいとしている。ここで、ハンダバンプ32の高さを従来通りとし、開口部Kのサイズを小さくしても、温度サイクル性を向上できる。この場合も『ハンダバンプ制限部よりも大きな最大平面寸法を有するハンダバンプ』を形成したことになる(この構成では、実装基板42からのα粒子の影響の程度は、高さが変わらないため、従来と同様となる)。
ここで、開口部Kを実装基板42のランド43よりも小さくすると、本半導体装置のバンプ接合部に応力が集中し、かえって破断しやすくなることがある。このため、開口部Kのサイズについては、実装基板42のランド43と同程度とすることが理想的である。また、実装基板42のデザインは、本半導体装置を使用するセットメーカー等のユーザーが決定する項目でるため、開口部Kを異常に小さくすることは適切ではないといえる。
従って、開口部Kについては、ある程度、常識の範囲内の寸法とし、あとはハンダバンプ32を高く形成することが重要であるといえる。このときに好ましい構成が、『開口部Kよりも大きな最大平面寸法を有するハンダバンプ』を形成することである。
また、本発明は、コンデンサを内蔵する半導体チップをフリップチップ接続により実装する半導体装置において、コンデンサを安定して機能させ、電気的な信頼性を確保すると共に物理的、化学的ダメージから信頼性を確保する半導体装置およびその実装構造に関するともいえる。
また、従来の半導体装置、例えば、SOP、QFP、TSOP等は半導体チップのサイズに対して、十分に大きな外形寸法であり、半導体チップの素子面に対して水平方向に隔てた位置に外部接続端子が設けられている。一方、半導体チップにはコンデンサを内蔵するものがあり、コンデンサに電荷蓄積を行うことによって、記憶機能、昇圧機能、ノイズフィルター機能、信号のタイミング調整機能等を有するものがある。従来の半導体装置に封止した場合において、コンデンサを内蔵する半導体チップは外部接続端子のハンダから放出されるα粒子の影響をほとんど受けなかった。ところが、近年では電子機器の小型化にともなって、半導体チップそのものをフェイスダウンで実装するフリップチップ接続が注目されてきている。特にハンダ実装の場合において、コンデンサを内蔵する半導体チップはα粒子の影響を大いに受ける可能性がある。
しかしながら、従来の半導体装置においては、以下の課題をもつ。すなわち、鉛フリーハンダを用いているが、それでもα粒子はわずかながら放出される。そのため、微少な電荷を蓄積して機能するコンデンサを内蔵する半導体チップでは、記憶機能、昇圧機能、ノイズフィルター機能、電気信号のタイミング調整機能等を果たせないことがある。また、ハンダをマスクとして不要なアンダーバンプメタル部分をエッチングするため、ハンダバンプが少なくともアンダーバンプメタルの端まで存在することになる。この場合、コンデンサがアンダーバンプメタルの直下のみに存在するとすれば、ハンダから放出するα粒子が、アンダーバンプメタルでわずかながら遮蔽され、コンデンサを内蔵する半導体チップが正常に機能する可能性がある。しかしながら、従来の半導体装置ではアンダーバンプメタルの厚さが最大でも5μm強であるため、完全な遮蔽は難しい。また、エッチングによってアンダーバンプメタルを形成するため、通常1μm以下が妥当である。この場合はなおさら、α粒子の遮蔽効果は期待できない。ハンダバンプの接続領域外にコンデンサが存在する場合は、アンダーバンプメタルがハンダバンプの接続領域のみに存在するためα粒子の遮蔽はパッシベーション膜に頼らざるを得ない。しかしながら、パッシベーション膜は通常、0.5〜1μm程度であるため、遮蔽効果はあまり期待できない。
また、リフロー処理によりハンダバンプを形成するため、ハンダは一度溶融状態になり、ハンダバンプが馴染みやすいアンダーバンプメタルの側面を伝って、半導体チップの表面に達することがある。この場合、アンダーバンプメタルによる遮蔽効果はまったく期待できない。従来の半導体装置において、アンダーバンプメタルの側面を、溶融したハンダが伝わりにくくするためには、ハンダバンプ形成部がハンダバンプの最大平面寸法となるような形状、すなわち、お椀を裏返したような形状にする必要がある。この場合は、ハンダ量を少なくする必要があるため、バンプの高さが低くなる。このため、半導体装置と実装基板の距離が近くなる。そのため、ウランやトリウム等を含有するセラミック製等の実装基板はα粒子を放出するので、コンデンサを内蔵する半導体装置はα粒子の影響を受けやすくなる。また、ガラエポ基板等の線膨張係数が半導体チップに比べてかなり大きな実装基板では、バンプの高さが低いと、実装時、または実装後の温度変化の影響で、ハンダバンプへの応力が集中しやすく、ハンダまたはその接続部(ハンダバンプ制限部)の破断が生じやすい。
また、図1に示した第2パッシベーション膜23について、以下のように述べることもできる。すなわち、第2パッシベーション膜23はアンダーバンプメタル12のハンダバンプ接続領域に開口部を設け、ハンダバンプ32はアンダーバンプメタル12の中央部となる第2パッシベーション膜23の開口部のみに接続されており、ハンダバンプ制限部よりもハンダバンプ32の最大平面寸法D’が大きく形成されている。第2パッシベーション膜23は、α粒子の遮蔽効果をより確実なものとするとともに、ハンダバンプ32がリフロー炉等で溶融し、形成される際にアンダーバンプメタル12の周辺部、さらに周辺部から側面を伝って流れ出さないようにする役目を果たす。
また、本半導体装置では、ハンダバンプの最大平面寸法よりもアンダーバンプメタルの平面寸法を同等以上に大きく形成することが好ましい。これはハンダバンプ32から放出されるα粒子が半導体チップに影響を与えないようにするためである。
また、本実施の形態では、パッシベーション膜3としては無機材料であるBPSG(ボロンとリンがドープされたシリケードガラス。ガラス状の物質であるため引っ張り伸び率は略0%)を1μm厚で形成し、さらに引っ張り伸び率10%のポリイミド系樹脂を5μm形成しており、アンダーバンプメタル12の一部を覆うように引っ張り伸び率40%のポリベンゾオキサゾールを7μm(アンダーバンプメタル12上)の厚さで形成(下地ポリイミド上で10μm程度)した。ここで、アンダーバンプメタル12の構成材料としてCuを用いた場合、Cuがアンダーバンプメタルの表面または側面において、後で形成するパッシベーション膜23と接触するため、ポリベンゾオキサゾールがよい。ポリイミドは通常、高い引っ張り伸び率を示すが、硬化時にCuを取り込んで脆化するためであり、エポキシ系などはもともと高い引っ張り伸び率を示さないためである。また、引っ張り伸び率は、半導体チップ側から順に、無機材料であるBPSG、Si-N、Si-O等で略0%、ポリイミド樹脂で10%、ポリベンゾオキサゾールで40%と特性を傾斜させた構成とした。このことにより、外部接続端子であるハンダバンプ32が実装基板の熱による膨張や収縮のせん断応力を受けた場合においても、パッシベーション膜の伸縮性が亀裂、剥離を防ぎ、さらに半導体チップ1への応力を低減することができるため、電気特性の変動を抑えることができる。例えば3層とも引っ張り伸び率が同じであった場合、ハンダバンプ32からのせん断応力は、半導体チップ1との界面に直接伝わることになる。急激な材料特性の変化がある界面においては、応力が集中することはいうまでもなく、その界面での剥離なども生じやすくなる。このように半導体チップ1の接触面は応力に対して順応しにくい材料を形成し、その上面には順に、応力に順応しやすい材料とする必要がある。
また、ハンダバンプ32はα粒子のカウント数が0.1cph/cm以下である鉛フリーハンダを用いた。鉛を含有させないことで、トリウム、ウラン等のα粒子の放射性不純物を少なくすることができる。また、鉛フリーハンダにおいても、トリウム、ウラン等のα粒子の放射性不純物をわずかながら含有しており、採取された鉱山などに左右されるため、確実にα粒子の影響を防ぐためには、α粒子の放射カウント数が低い値を示す材料を用いるとよい。α粒子のカウント数が0.1cph/cm以下のハンダを使用した場合、コンデンサを内蔵する半導体チップ1において誤動作の発生はなかった。
また、図6の構成に関し、ハンダバンプ32の最大平面寸法で規定される範囲において、半導体チップ表面の全域に第1パッシベーション膜3が存在するバンプ構造にすることも有効である。ハンダバンプ32を基準に、半導体チップ1側を下とした場合、ハンダバンプ32の下に、アンダーバンプメタル12と電極パッドメタル2のみが存在する場合よりも、ハンダバンプ32の下に、アンダーバンプメタル12と第1パッシベーション膜3が存在した方がα粒子の遮蔽効果が期待できるからである。その理由として、電極パッドメタル2はウエハプロセス上、1μm程度とあまり厚く形成できないが、第1パッシベーション膜3が電極パッドメタル2と同等以上のα粒子の遮蔽効果を得るには3μmの厚さで良く、断然有利といえる。それはポジ型の感光性樹脂を用いた場合でも20μm程度が可能であるからである。電気的な接続は電極パッドメタル2の直上にハンダバンプ32を設けないで、位置をずらした構造とし、アンダーバンプメタル12で両者間の電気的な接続が可能となるように第1パッシベーション膜3上を延在させるとよい。また、このような構造により、電極パッドメタル2の位置にとらわれることなく、外部接続端子であるハンダバンプ32は所望の位置に設けることができるので、半導体装置全体を有効に活用できるため、端子数の制限が緩和され、各々のハンダバンプ32の間隔を均等に配置することも可能となり、極端にピッチの狭い設計を余儀なくされることも減少するため、基板実装時のショートの危険性を回避できる。
また、本半導体装置の製造について、以下のように述べることもできる。コンデンサを内蔵した半導体チップ1は電極パッドメタル2を有しており、電極パッドメタル2部で開口部を有するパッシベーション膜3を形成する。パッシベーション膜3は通常、無機材料のみの場合と、無機材料と有機材料の2層で形成される場合がある。本実施の形態1ではα粒子の遮蔽を目的としているため、無機であるBPSGを1μm厚で形成し、さらにポリイミド樹脂を5μmの厚さで形成した(図3(a))。アンダーバンプメタル12の形成には、スパッタリングまたは蒸着法にエッチングまたはリフトオフを組み合わせる方法もあるが、ここでは短時間で厚く形成できる電解メッキ方法を用いる。ここで、電解メッキ法でアンダーバンプメタルを形成する前に、アンダーバンプメタル12と電極パッドメタル2との間の拡散防止効果と密着性確保、パッシベーション膜3との密着性確保のため、TiまたはTi-Wのバリアメタルをスパッタリング法で0.05〜1μm形成し、電解メッキのためのシード層となるCuを0.05〜1μm形成した。このシード層は電解メッキの材料によって種々変更すると良いが、本実施の形態ではCuメッキである場合を例とした。アンダーバンプメタル12と電極パッドメタル2の間のバリア効果はTiまたはTi-Wが0.05μmの厚さで確保されており、1μmまで厚く形成した場合においても、応力による剥離は発生しない。ここで、バリアメタルはCrでも良いが、ウエット処理でCrをエッチングする場合においてはAlを腐食させてしまう課題が残る。シード層は0.05μmにおいて電解メッキCuは形成される。シード層の厚さが厚くなれば電解メッキ層は均一に形成しやすいが、時間との兼ね合いでせいぜい1μmまででよい(図3(b))。
また、半導体装置には種々のタイプがある。すなわち、半導体チップにパッシベーション膜や電極パッドメタル,ハンダバンプなどを形成し、基板に実装できる形態となっているものは半導体装置といえるが、半導体装置は、半導体チップにパッシベーション膜や電極パッドメタル,ハンダバンプなどを形成し、基板に実装できる形態となっているものだけではない。
また、一般に、半導体チップの素子面に対して水平方向に隔てた位置にある外部接続端子を備えている半導体装置の素子面は実装基板に対向しないものがほとんどであるが、対向するものも考えられる(一概にはいえない)。外部接続端子にハンダが使われているものはそこにα粒子を放射する元素を含んでいるため、SOP,QFP,TSOP等のように外部接続端子が半導体チップの脇にある場合は影響が少ないが、素子面上に外部接続端子を形成する場合は影響を受けやすい。その理由は以下のとおりである。外部接続端子が脇にあるタイプ(SOP,QFP,TSOP等)では、半導体チップの素子部と外部接続端子の距離がmmの単位であるが、半導体チップの素子面上に外部接続端子を形成するタイプ(特開平9−181125号公報等)ではμm単位となる。途中に介在する物質の吸収がないと仮定した場合、放射線の強度は距離の2乗に反比例するため、前者と後者とでは影響度が全く異なってくる(コンデンサの容量が同じ場合)。実際は途中に介在する物質(空気も含む)の吸収もあるのでさらに影響度が異なる。
また、図2(a)(b)に関し、h>d/2が成り立つことの理由を以下に示す。この式は、「ハンダバンプ制限部よりも大きな最大平面寸法を有するハンダバンプ」を言い換えたものである。厳密には、ハンダやアンダーバンプメタルの種類や、重力、接触面の状態(汚れ、酸化度合い等)によって左右されるが、簡易的に、ハンダバンプが半球状となる場合はd=d’=hが成り立つと考えられる。そこで、「ハンダバンプ制限部よりも大きな最大平面寸法を有するハンダバンプ」を形成するためにはhが半径(d/2=d’/2)よりも大きく形成されなければならない。ところがd’をdに比べて極端に大きくした場合、hはd’よりも大きくならない。実装基板の配線部分等の長細い部分にハンダが流れた場合、その長さが長くてもハンダの高さは、長さほど高くならない。
また、最大平面寸法とはバンプを平面方向にカット(スライス)した場合の最大となる平面における寸法である。従って、図2(a)(b)に示したDもD’もハンダバンプの最大平面の寸法であるが、D’は最大平面の最大寸法であり、Dは最大平面の最小寸法である。
また、バンプの高さを変化させないでバンプ制限部のサイズを小さくした場合においても温度サイクル性は向上し、この場合も『ハンダバンプ制限部よりも大きな最大平面寸法を有するハンダバンプ』を形成したことになる。しかしながら実装基板からのα粒子の影響の程度は高さが変わらないため同様となる。ただし、ハンダバンプ制限部の寸法を小さくすればするほど良いかというと実装基板のランドサイズよりも小さくなると半導体装置側のバンプ接合部に応力が集中し、かえって破断しやすくなることがあるので、理想的には実装基板のランドサイズと同じ程度がよい。実装基板のデザインは半導体装置を使用するセットメーカー等のユーザーが決定する項目であるため、ハンダバンプ制限部を異常に小さくすることは適切ではない。したがって、ハンダバンプ制限部はある程度、常識の範囲内の寸法とし、あとはハンダバンプの高さを高く形成することが重要である。このときに好ましい構成が『ハンダバンプ制限部よりも大きな最大平面寸法を有するハンダバンプ』を形成することである。
ハンダバンプ制限部の形状(パッシベーション膜23の開口部の形状)が、円形以外の「楕円,長方形,台形やさらに歪な形状」である場合、ハンダバンプの形状は球形にならない可能性がある。しかしながら、いずれにしても、バンプの高さを高くするには『ハンダバンプ制限部よりも大きな最大平面寸法(最大平面の最小寸法)を有するハンダバンプ』を形成することが好ましい。
また、α粒子は放射されると空気中では数センチ程度飛ぶことができるが、物体が存在すると、物体の表面付近で遮蔽されることが知られており、例えばポリイミド等のパッシベーション膜で30μm程度の薄膜で遮蔽することができる。Cu、Ni等のメタルでは、ポリイミド等のパッシベーション膜の3倍程度の遮蔽効果があるため、10μm程度の薄膜で遮蔽される。また、外部接続端子としてのハンダバンプは、高さを高くした方が、基板実装後、使用環境等の温度変化に対するハンダ接続部(ハンダバンプ制限部)の耐性が向上する。
ところが、ハンダバンプの高さを高く形成しようとすると、液相線以上で形成するため、自重により、最大平面寸法がハンダバンプ制限部よりも大きく形成される。また、基板実装時においては、さらに最大平面寸法が拡大し、ハンダバンプ制限部との差はより大きくなる。このように、高さの高いハンダバンプを形成した場合、従来の半導体装置ではアンダーバンプメタルの端までハンダバンプが接続されているので、ハンダバンプの最大平面寸法はハンダバンプ制限部の領域よりはみ出した構造となる。この場合、アンダーバンプメタルからはみ出したハンダから放出されたα粒子を遮蔽しうるものは、厚さ0.5〜1μm程度のパッシベーション膜のみとなり、コンデンサを内蔵する半導体チップは正常に機能しないことがある。
そこで、コンデンサを内蔵する半導体装置において、α粒子の影響を受けない高品質の半導体装置を提供するため、以下の第1〜第21半導体装置および第1実装構造のような手段を講じてもよい。
すなわち、第1半導体装置は、コンデンサを内蔵する半導体チップの素子面に電極パッドと、電極パッド部に開口部を有するパッシベーション膜を有し、電極パッドに接続され、ハンダバンプを形成するアンダーバンプメタルを有するフリップチップ接続用半導体装置において、ハンダバンプ制限部(ハンダバンプがアンダーバンプメタルの周辺部、さらには周辺部から側面を伝って流れ出さないようにする制限部)よりも大きな最大平面寸法を有するハンダバンプを、アンダーバンプメタルの中央部に設けた構成である。これにより、ハンダバンプおよび実装基板等からのα粒子を遮蔽することができる。さらには、実装後、使用環境等による熱変化が生じた場合において、応力を分散することができるため、信頼性の高い半導体装置を得ることができる。したがって、α粒子の影響で誤動作のない、実装信頼性の高いコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第2半導体装置は、第1半導体装置において、バンプの高さをh、ハンダバンプ制限部の短径をd、長径をd’としたとき、h>d/2を満たすハンダバンプを形成した構成である。これにより、実装基板等からのα粒子を遮蔽することができる。さらには、実装後、使用環境等による熱変化が生じた場合において、応力を分散することができるため、信頼性の高い半導体装置を得ることができる。したがって、α粒子の影響で誤動作のない、実装信頼性の高いコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第3半導体装置は、第1あるいは第2半導体装置において、ハンダバンプの最大平面寸法よりもアンダーバンプメタルの平面寸法を同等以上に大きく形成した構成である。これにより、ハンダバンプからのα粒子を遮蔽することができる。したがって、α粒子の影響で誤動作のない、コンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第4半導体装置は、第1〜3半導体装置のいずれかにおいて、パッシベーション膜の厚さt、アンダーバンプメタルとアンダーバンプメタルの下地の厚さの合計をtとした場合、30μm≦t+3tを満たすtとtの組み合わせである構成である。これにより、電極パッド以外の領域において、ハンダバンプからのα粒子を遮蔽することができる。したがって、α粒子の影響で誤動作のない、コンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第5半導体装置は、請求項1〜4半導体装置のいずれかにおいて、電極パッドのメタルの厚さをtとした場合、30μm≦3(t+t)を満たすtとtの組み合わせである構成である。これにより、電極パッド領域において、ハンダバンプからのα粒子を遮蔽することができる。したがって、α粒子の影響で誤動作のない、コンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第6半導体装置は、請求項1〜5半導体装置のいずれかにおいて、パッシベーション膜の厚さt、アンダーバンプメタルとアンダーバンプメタルの下地の厚さの合計をtとした場合、30μm≦t+3tを満たし、電極パッドのメタルの厚さをtとした場合、30μm≦3(t+t)を満たすt、t、tの組み合わせである構成である。これにより、電極パッド領域と電極パッド以外の領域において、ハンダバンプからのα粒子を遮蔽することができる。したがって、α粒子の影響で誤動作のない、コンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第7半導体装置は、請求項1〜6半導体装置のいずれかにおいて、ハンダバンプの最大平面寸法の範囲で規定される半導体チップ表面の全域にパッシベーション膜が存在するバンプ構造を有する構成である。これにより、ハンダバンプからのα粒子の遮蔽効果が向上させることができる。また、電極パッドメタルの位置にとらわれることなく、外部接続端子であるハンダバンプを所望の位置に設けることができるので、ハンダバンプ形成に半導体装置全体を活用でき、端子数の制限が緩和される。また、各々のハンダバンプ32の間隔を均等に配置することも可能となり、基板実装時のショートの危険性を回避できる。したがって、よりいっそう、α粒子の影響で誤動作がなく、端子数の制限が緩和され、実装性が向上したコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第8半導体装置は、請求項1〜7半導体装置のいずれかにおいて、アンダーバンプメタルの下地にTiまたはTi−Wを構成され、アンダーバンプメタルはCuを含んだ材料から構成され、TiまたはTi−W、Cuと順に形成されている構成である。これにより、電極パッドメタルとアンダーバンプメタルとのバリア性に優れ、電極パッドメタルとアンダーバンプメタルとの密着性に優れ、パッシベーション膜との密着性に優れ、電気伝導度が高く、ハンダバンプとの密着性に優れ、バリアメタルのエッチング液による電極パッドメタルの腐食がないため、高信頼性のコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第9半導体装置は、第8半導体装置において、アンダーバンプメタルの下地はTiまたはTi−Wを0.05〜1μmの厚さとした構成である。これにより、電極パッドメタルとアンダーバンプメタルとのバリア性に優れ、電極パッドメタルとアンダーバンプメタルとの密着性に優れ、パッシベーション膜との密着性に優れ、応力の影響によるバリアメタルが剥離しない高信頼性のコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第10半導体装置は、請求項1〜9半導体装置のいずれかにおいて、アンダーバンプメタルの下地はTiまたはTi−Wで構成され、アンダーバンプメタルはCu、Auを含んだ材料から構成され、TiまたはTi−W、Cu、Auと順に形成されている構成である。これにより、電極パッドメタルとアンダーバンプメタルとのバリア性に優れ、電極パッドメタルとアンダーバンプメタルとの密着性に優れ、パッシベーション膜との密着性に優れ、電気伝導度が高く、Cuの酸化による影響がないため、ハンダバンプとの密着性に、よりいっそう優れ、バリアメタルのエッチング液による電極パッドメタルの腐食がないため、高信頼性のコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第11半導体装置は、請求項1〜10半導体装置のいずれかにおいて、アンダーバンプメタルの下地はTiまたはTi−Wで構成され、アンダーバンプメタルはCu、Ni、Auを含んだ材料から構成され、TiまたはTi−W、Cu、Ni、Auと順に形成されている構成である。これにより、電極パッドメタルとアンダーバンプメタルとのバリア性に優れ、電極パッドメタルとアンダーバンプメタルとの密着性に優れ、パッシベーション膜との密着性に優れ、電気伝導度が高く、Cuの酸化による影響がないため、ハンダバンプとの密着性に、よりいっそう優れ、NiがハンダバンプとCuの間のバリア効果を有するため高温環境下での使用においても接続信頼性に優れ、バリアメタルのエッチング液による電極パッドメタルの腐食がないため、高信頼性のコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第12半導体装置は、第11半導体装置において、アンダーバンプメタルを構成するNiの厚さを1〜6μmにした構成である。これにより、NiがハンダバンプとCuの間のバリア効果を有するため高温環境下での使用においても接続信頼性に優れ、応力の影響で下地と剥離しないため、高信頼性のコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第13半導体装置は、請求項10〜12半導体装置のいずれかにおいて、アンダーバンプメタルを構成するAuの厚さを0.003〜1μmとした構成である。これにより、ハンダバンプの濡れが良好で、脆弱な合金層を形成しないため、高信頼性のコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第14半導体装置は、請求項1〜13半導体装置のいずれかにおいて、上記アンダーバンプメタルの上にさらに第2のパッシベーション膜を設けた構成である。これにより、ハンダバンプおよび実装基板等からのα粒子を確実に遮蔽することができるとともに、ハンダバンプがリフロー炉等で溶融し、形成される際にアンダーバンプメタルの周辺部、さらに周辺部から側面を伝って流れ出さないようにする役目を果たす。さらには、外部からの物理的、化学的ダメージからの保護をより確実なものとすることができる。したがって、よりいっそう、α粒子の影響で誤動作のない、信頼性の高いコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第15半導体装置は、請求項1〜14半導体装置のいずれかにおいて、アンダーバンプメタルに接するパッシベーション膜は伸縮性を有する構成である。これにより、製造プロセス、実装時、使用環境等での熱変化に対して、アンダーバンプメタルに接するパッシベーション膜に亀裂や剥離が生じない。したがって、信頼性の高いコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第16半導体装置は、第15半導体装置において、上記アンダーバンプメタルに接するパッシベーション膜は伸び率10%以上を有する構成である。これにより、よりいっそう、使用環境等での激しい熱変化に対して、アンダーバンプメタルに接するパッシベーション膜に亀裂や剥離が生じない。したがって、さらに信頼性が向上したコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第17半導体装置は、請求項1〜16半導体装置のいずれかにおいて、複数層存在するパッシベーション膜材料の伸び率が半導体チップから実装面に向けて順に大きくした構成である。これにより、使用環境等での激しい熱変化に対して、アンダーバンプメタルに接するパッシベーション膜に亀裂や剥離が生じない。また、実装後のハンダバンプに加わる熱変化からの応力に対して、伸び率の高いパッシベーション膜は順応するため、剥離、亀裂が生じることを防ぎ、半導体チップに接するパッシベーション膜は順応しないため、ストレスによる電気特性の変化を生じない。したがって、さらに信頼性が向上したコンデンサ内蔵の半導体チップを搭載した半導体装置を得ることができる。
第18半導体装置は、請求項1〜17半導体装置のいずれかにおいて、外部接続端子としてのハンダバンプは鉛フリーハンダである構成である。これにより、α粒子の放射性不純物が低減されるため、α粒子によるコンデンサ内蔵の半導体チップの誤動作を抑制することができる。
第19半導体装置は、請求項1〜18半導体装置のいずれかにおいて、外部接続端子としてのハンダバンプはα粒子のカウント数が0.1cph/cm以下である構成である。これにより、α粒子の放射性不純物が規定されるため、α粒子によるコンデンサ内蔵の半導体チップの誤動作を確実に抑制することができる。
第20半導体装置は、請求項1〜19半導体装置のいずれかにおいて、実装基板への接合時において、ハンダバンプはハンダバンプとアンダーバンプメタルとの接合部よりも大きな最大平面寸法を有し、アンダーバンプメタルの平面寸法は、実装後のハンダバンプの最大平面寸法と同等以上となるようにした構成である。これにより、実装状態でのハンダバンプからのα粒子をよりいっそう遮蔽することができるので、コンデンサ内蔵の半導体チップの誤動作をさらに抑制することができる。
第21半導体装置は、請求項1〜20半導体装置のいずれかにおいて、アンダーバンプメタルの平面寸法は、ハンダバンプ制限部の寸法よりも0.06mm大きく形成されている構成である。これにより、実装状態でのハンダバンプからのα粒子をより確実に遮蔽することができるので、コンデンサ内蔵の半導体チップの誤動作をさらに抑制することができる。
第1実装構造は、実装された半導体装置と実装基板との間にα粒子遮蔽樹脂を充填した、第1〜第21半導体装置を用いた実装構造である。実装基板からのα粒子と、ハンダバンプからのα粒子等を確実に遮蔽することができるので、コンデンサ内蔵の半導体チップの誤動作を確実に防ぐことができる。
本発明は、電子機器の実装基板に対してフリップチップ接続される半導体装置に好適に利用できるものである。
本発明の一実施形態にかかる半導体装置の構成を示す説明図である。 図2(a)(b)は、図1に示した半導体装置における第2パッシベーション膜の開口部(およびハンダバンプ)のサイズを示す説明図である。 図3(a)〜(c)は、図1に示した半導体装置の製造方法を示す説明図である。 図4(a)〜(c)は、図1に示した半導体装置の製造方法を示す説明図である。 図5(a)(b)は、図1に示した半導体装置に関する実装工程を示す説明図である。 本発明の他の実施形態にかかる半導体装置の構成を示す説明図である。 鉛フリーハンダを用いた従来の半導体装置の構成を示す説明図である。 図8(a)〜(d)は、図7に示した半導体装置の製造方法を示す説明図である。
符号の説明
1 半導体チップ
2 電極パッドメタル(電極パッド)
3 第1パッシベーション膜
11 下地層
12 アンダーバンプメタル
21 感光性レジスト
23 第2パッシベーション膜(バンプ制限部)
32 ハンダバンプ
41 電子機器
42 実装基板
43 ランド
44 ハンダペースト
45 粒子遮蔽樹脂
K 第2パッシベーション膜の開口部

Claims (20)

  1. 半導体チップの素子面に、電極パッド,第1パッシベーション膜およびアンダーバンプメタルがこの順で積層され、
    第1パッシベーション膜の開口部を介して電極パッドとアンダーバンプメタルとが電気的に接続されているとともに、アンダーバンプメタル上に、外部接続端子となるハンダバンプの備えられた半導体装置において、
    アンダーバンプメタル上にバンプ制限部が設けられ、このバンプ制限部の開口部においてハンダバンプがアンダーバンプメタルに接触するようになっており、
    さらに、ハンダバンプをバンプ制限部上に投影したときに、ハンダバンプの全体が、バンプ制限部の開口部からはみ出ており、
    上記のバンプ制限部の開口部の中心とアンダーバンプメタルの中心は、上記の半導体チップの素子面に対して垂直な同一直線上にあり、
    アンダーバンプメタルの直径が、バンプ制限部の開口部よりも0.06mm以上大きく形成されており、
    上記のバンプ制限部の開口部が楕円形状であり、その短径および長径の長さをd,d’とし、ハンダバンプの高さをhとしたときに、
    h>d/2
    を満たすように設定されていることを特徴とする半導体装置。
  2. 上記のハンダバンプをアンダーバンプメタル上に投影したときに、ハンダバンプ全体が、アンダーバンプメタル内に納まっていることを特徴とする請求項1に記載の半導体装置。
  3. 上記バンプ制限部が、アンダーバンプメタル上に積層された第2パッシベーション膜からなることを特徴とする請求項1に記載の半導体装置。
  4. 電極パッドとアンダーバンプメタルとの間に、アンダーバンプメタルの下地層が形成されており、
    第1パッシベーション膜の厚さをtとし、
    アンダーバンプメタルとその下地層との合計の厚さをtとし、
    第2パッシベーションの厚さをtとした場合、
    30μm≦t+t+3t
    を満たすように設定されていることを特徴とする請求項に記載の半導体装置。
  5. 電極パッドとアンダーバンプメタルとの間に、アンダーバンプメタルの下地層が形成されており、
    第1パッシベーション膜の厚さをtとし、
    アンダーバンプメタルとその下地層との合計の厚さをtとした場合、
    30μm≦t+3t
    を満たすように設定されていることを特徴とする請求項1に記載の半導体装置。
  6. 電極パッドとアンダーバンプメタルとの間に、アンダーバンプメタルの下地層が形成されており、
    アンダーバンプメタルとその下地層との合計の厚さをtとし、
    電極パッドの厚さをtとした場合、
    30μm≦3(t+t
    を満たすように設定されていることを特徴とする請求項1に記載の半導体装置。
  7. 電極パッドとアンダーバンプメタルとの間に、アンダーバンプメタルの下地層が形成されており、
    第1パッシベーション膜の厚さをtとし、
    アンダーバンプメタルとその下地層との合計の厚さをtとし、
    電極パッドの厚さをtとした場合、
    30μm≦t+3t
    30μm≦3(t+t
    の両式を満たすように設定されていることを特徴とする請求項1に記載の半導体装置。
  8. 第1パッシベーション膜の開口部が、バンプ制限部の開口部とずれた位置にあることを特徴とする、請求項1に記載の半導体装置。
  9. 電極パッドとアンダーバンプメタルとの間に、アンダーバンプメタルの下地層が形成されており、
    この下地層が、TiまたはTi−Wから構成されていることを特徴とする請求項1に記載の半導体装置。
  10. 上記の下地層の厚さが、0.05〜1μmの範囲にあることを特徴とする請求項
    記載の半導体装置。
  11. 上記のアンダーバンプメタルが、下地層に接するCu層を含んでいることを特徴とする、請求項に記載の半導体装置。
  12. 上記のアンダーバンプメタルは、Cu層上にAu層,Ni層の少なくとも1層を積層したものであることを特徴とする請求項11に記載の半導体装置。
  13. 上記のアンダーバンプメタルが上記のCu層上に上記のNi層を含んでおり、
    このNi層の厚さが1〜6μmの範囲にあることを特徴とする請求項12に記載の半導体装置。
  14. 上記のアンダーバンプメタルが上記のCu層上に上記のAu層を含んでおり、
    このAu層の厚さが0.003〜1μmの範囲にあることを特徴とする請求項12に記載の半導体装置。
  15. 上記の第1パッシベーション膜の引っ張り伸び率が10%以上であることを特徴とする請求項に記載の半導体装置。
  16. 上記の第1パッシベーション膜が、複数の層を積層した構成となっており、
    各層の引っ張り伸び率が、電極パッドから離れるにつれて大きくなっていることを特徴とする請求項15に記載の半導体装置。
  17. 上記のハンダバンプが鉛フリーハンダからなることを特徴とする請求項1に記載の半導体装置。
  18. 上記の鉛フリーハンダにおけるα粒子のカウント数が0.1cph/cm以下であることを特徴とする、請求項17に記載の半導体装置。
  19. 請求項1に記載の半導体装置を実装部材上に実装してなる電子機器において、
    実装後におけるハンダバンプが、アンダーバンプメタルの形成領域内に納まっていることを特徴とする電子機器。
  20. 半導体装置と実装部材との間に、α粒子遮蔽樹脂が充填されていることを特徴とする請求項19に記載の電子機器。
JP2005111453A 2005-04-07 2005-04-07 半導体装置,電子機器および半導体装置の製造方法 Active JP4722532B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005111453A JP4722532B2 (ja) 2005-04-07 2005-04-07 半導体装置,電子機器および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005111453A JP4722532B2 (ja) 2005-04-07 2005-04-07 半導体装置,電子機器および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006294761A JP2006294761A (ja) 2006-10-26
JP4722532B2 true JP4722532B2 (ja) 2011-07-13

Family

ID=37415027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005111453A Active JP4722532B2 (ja) 2005-04-07 2005-04-07 半導体装置,電子機器および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4722532B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10693438B2 (en) 2017-01-05 2020-06-23 Samsung Electro-Mechanics Co., Ltd. Acoustic wave resonator and method for manufacturing the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4747368B2 (ja) * 2007-03-05 2011-08-17 三菱マテリアル株式会社 W−Ti拡散防止膜を形成するためのスパッタリング用W−Tiターゲット
JP2010251687A (ja) * 2009-03-26 2010-11-04 Sanyo Electric Co Ltd 半導体装置
US20110121438A1 (en) * 2009-11-23 2011-05-26 Xilinx, Inc. Extended under-bump metal layer for blocking alpha particles in a semiconductor device
US8482125B2 (en) * 2010-07-16 2013-07-09 Qualcomm Incorporated Conductive sidewall for microbumps
JPWO2012050016A1 (ja) * 2010-10-15 2014-02-24 株式会社村田製作所 弾性表面波装置
US8476759B2 (en) * 2011-11-30 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection structure
US20130341785A1 (en) * 2012-06-22 2013-12-26 Lei Fu Semiconductor chip with expansive underbump metallization structures
JP6406975B2 (ja) * 2014-10-24 2018-10-17 三菱電機株式会社 半導体素子および半導体装置
KR101680458B1 (ko) * 2015-03-24 2016-11-29 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
DE112019006936T5 (de) * 2019-02-28 2021-11-11 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP2022084063A (ja) * 2020-11-26 2022-06-07 ソニーグループ株式会社 半導体装置及び半導体装置の製造方法
WO2022249526A1 (ja) * 2021-05-25 2022-12-01 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージおよび電子機器
US20230317652A1 (en) * 2022-03-30 2023-10-05 International Business Machines Corporation Fine-pitch joining pad structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068495A (ja) * 1999-08-27 2001-03-16 Nec Corp 半導体装置及びその製造方法
JP2002237500A (ja) * 2000-12-08 2002-08-23 Nec Corp 半導体装置の製造方法
JP2004207324A (ja) * 2002-12-24 2004-07-22 Fujikura Ltd 半導体装置とその製造方法及び電子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3201431B2 (ja) * 1992-06-24 2001-08-20 ソニー株式会社 Ic半導体装置の製造方法
JP3323091B2 (ja) * 1996-01-18 2002-09-09 東芝マイクロエレクトロニクス株式会社 半導体集積回路装置及びその製造方法
JPH11111885A (ja) * 1997-10-07 1999-04-23 Sony Corp 半導体装置およびその製造方法
JP3129281B2 (ja) * 1998-04-09 2001-01-29 日本電気株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068495A (ja) * 1999-08-27 2001-03-16 Nec Corp 半導体装置及びその製造方法
JP2002237500A (ja) * 2000-12-08 2002-08-23 Nec Corp 半導体装置の製造方法
JP2004207324A (ja) * 2002-12-24 2004-07-22 Fujikura Ltd 半導体装置とその製造方法及び電子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10693438B2 (en) 2017-01-05 2020-06-23 Samsung Electro-Mechanics Co., Ltd. Acoustic wave resonator and method for manufacturing the same

Also Published As

Publication number Publication date
JP2006294761A (ja) 2006-10-26

Similar Documents

Publication Publication Date Title
JP4722532B2 (ja) 半導体装置,電子機器および半導体装置の製造方法
JP4354469B2 (ja) 半導体装置および半導体装置の製造方法
US8058726B1 (en) Semiconductor device having redistribution layer
US6906429B2 (en) Semiconductor device and method of fabricating the same
US8399999B2 (en) Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument
JP5299458B2 (ja) 半導体装置および半導体装置ユニット
US7977783B1 (en) Wafer level chip size package having redistribution layers
CN102956590B (zh) 用于减少应力的伪倒装芯片凸块
US8513818B2 (en) Semiconductor device and method for fabricating the same
US20080001288A1 (en) Semiconductor Device and Manufacturing Method Thereof, Semiconductor Package, and Electronic Apparatus
US8183469B2 (en) Wiring board and method of manufacturing the same
US8110922B2 (en) Wafer level semiconductor module and method for manufacturing the same
US20130221523A1 (en) Electronic device and electronic component
JP4324572B2 (ja) バンプの形成方法
JP2007096198A (ja) 半導体装置及びその製造方法並びに電子装置
US20120139107A1 (en) Semiconductor chip and semiconductor device using the chip
TWI397158B (zh) 混有磁性體粉末之半導體裝置及其製造方法
US8237277B2 (en) Semiconductor device provided with tin diffusion inhibiting layer, and manufacturing method of the same
US20060087039A1 (en) Ubm structure for improving reliability and performance
JP2007242783A (ja) 半導体装置及び電子装置
TW201044555A (en) Semiconductor device and manufacturing method thereof
JP4324573B2 (ja) 半導体装置及び実装構造体
KR101009158B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
JP2005268442A (ja) 半導体装置およびその製造方法
JP2005038932A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090818

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101012

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110405

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110406

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140415

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4722532

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150