JP4324572B2 - バンプの形成方法 - Google Patents

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Description

本発明は、電極上にバンプを形成するバンプの形成方法に係り、特にバンプ・ピッチを超微細に維持し続けることができる技術に関する。
携帯電話やデジタルカメラ等のさまざまな機器の小型化・高機能化に伴い、LSI(Large Scale Integration)やLSIパッケージの小型化を実現するバンプ・ピッチ(互いに隣接するバンプ同士の間隔)の微細化への要求が高まっている。近年では、LSIやLSIパッケージの実装面積の縮小に適した接続方法として「フリップチップ接続」が採用されているが、当該フリップチップ接続では、半田製のバンプを溶融させて接続している。その際、互いに隣接するバンプ同士が接触してショートが発生する可能性があるため、一般的にバンプ・ピッチを200〜250μm程度に保持している。
しかしながら、LSIやLSIパッケージの更なる小型化を図るには、バンプ・ピッチの微細化が不可欠な課題となっており、バンプ・ピッチの微細化を巡る種々の技術が開発されている(例えば非特許文献1参照)。
具体的に、非特許文献1に記載の技術では、フォトレジスト材料の改良,フォトレジスト・パターニング時の露光・現像パラメータの最適化,めっき時に用いる電流の精密なコントロール等によりバンプ・ピッチの微細化を図る旨記載されており、その技術を用いたバンプの形成方法がそのページ中の後半部分に図面を用いて掲載されている。
当該ページ中の図面を用いたバンプの形成方法を簡単に説明すると、始めに「1)ウェハ」に示す通り、ウェハ(無数のドット状を呈した部位)上に電極(青色を呈した部位)と保護膜(青色斜線を呈した部位)とを形成する。ここでは、保護膜の端部をウェハ上から電極の一部に跨るように形成し、その開口部(保護膜同士の隙間)から電極の表面を露出させる。
そして「2)シード層形成」,「3)フォトレジスト・パターニング、はんだめっき」,「4)フォトレジスト剥離、シード層エッチング」の各処理を経て、露出した状態の電極をシード層(緑色を呈した部位及びオレンジ色斜線を呈した部位で電極とバンプとの密着性を高める下地金属膜に相当するもの)等で完全に覆い、その後「5)リフロー、バンプ形成」の処理でバンプをリフローさせて略球形状のバンプを形成する。
"超微細ピッチはんだバンプを形成、接続する技術を実用化〜世界初!35μmピッチはんだバンプの形成、接続を実現〜",[online],2003年12月15日,富士通株式会社,[2005年2月28日検索],インターネット<URL:http://pr.fujitsu.com/jp/news/2003/12/15.html>
しかしながら、非特許文献1に記載の技術では、「3)フォトレジスト・パターニング、はんだめっき」から「5)リフロー、バンプ形成」までの各処理に示す通り、電極の一部に跨った保護膜上にフォトレジストのパターンを形成して半田のめっき処理を施し、当該保護膜に対しバンプが重複するように当該バンプを形成しているため、互いに隣接する電極同士の間隔を狭めようとすると、それと同時にバンプ同士の間隔も狭まり、電極同士が接触するより先にバンプ同士が接触する可能性がある。そのため、電極同士の間隔にはバンプ・ピッチに起因する一定の限界があり、それ以上電極同士の間隔を狭めることができない。
本発明の目的は、電極同士の間隔を狭めてもバンプ・ピッチを超微細に維持し続けることができるバンプの形成方法を提供することである。
上記課題を解決するため請求項1に記載の発明は、
保護膜の開口部から露出した電極であってAl又はその合金製の前記電極上にバンプを形成するバンプの形成方法において
前記開口部より狭い第2の開口部を有する第1のレジストのパターンを形成する第1のパターン形成工程と、
前記第1のパターン形成工程後に、前記電極と前記バンプとの間に介在させる第1の下地金属膜であってTi、TiW又はTiNで構成される前記第1の下地金属膜を前記電極及び前記レジスト上に形成する第1の下地金属膜形成工程と、
前記第1の下地金属膜形成工程後に、前記電極と前記バンプとの間に介在させる第2の下地金属膜を前記第1の下地金属膜上に形成する第2の下地金属膜形成工程と、
前記第2の下地金属膜形成工程後に、前記第1のレジストのパターンと同様の第2のレジストのパターンを前記第2の下地金属膜上に形成する第2のパターン形成工程と、
前記第2のパターン形成工程後に、前記第2の開口部に対し、前記バンプを構成する金属でめっき処理を施して前記バンプを形成するめっき工程と、
前記めっき工程後に、前記第2のレジストを除去する第1の除去工程と、
前記第1の除去工程後に、前記バンプをマスクとして所定の第1のエッチャントで前記第2の下地金属膜をエッチングする第1のエッチング工程と、
前記第1のエッチング工程後に、前記バンプをマスクとして過酸化水素水とアルカリ塩とを混合したpH6.0〜8.0の第2のエッチャントで前記第1の下地金属膜をエッチングする第2のエッチング工程と、
前記第2のエッチング工程後に、前記第1のレジストを除去する第2の除去工程と、
を備えることを特徴としている。
請求項2に記載の発明は、
請求項1に記載のバンプの形成方法において、
前記バンプがPbを含む材料で構成されており、
前記第2のエッチャントがEDTAを含むことを特徴としている。
請求項3に記載の発明は、
請求項1又は2に記載のバンプの形成方法において、
前記アルカリ塩が水酸化ナトリウム、水酸化カリウム、水酸化アンモニウム、炭酸ナトリウム又は炭酸カリウムであることを特徴としている。
請求項4に記載の発明は、
請求項1〜3のいずれか一項に記載のバンプの形成方法において、
前記第2の下地金属膜がCu、Ni又はAuで構成されていることを特徴としている。
請求項1に記載の発明では、第1,第2の各パターン形成工程において保護膜の開口部より狭い第2の開口部を有する第1,第2の各レジストのパターンを形成し、めっき工程においてその第2の開口部に対しめっき処理を施してバンプを形成するから、形成された当該バンプは電極上に占める占有面積が保護膜の開口部より狭く、電極の一部に跨った保護膜と重複することはない。
そのため、当該バンプのバンプ・ピッチは電極同士の間隔より常に狭く、互いに隣接する電極同士の間隔を狭めようとしても、電極同士が接触するより先にバンプ同士が接触することはない。以上から、請求項1に記載の発明で、電極同士の間隔を狭めてもバンプ・ピッチを超微細に維持し続けることができる。
また、請求項1に記載の発明では、第2の除去工程の前に第1,第2の各エッチング工程の処理をおこなうから、バンプが第1のレジストで囲まれた状態で第1,第2の各下地金属膜が第1,第2の各エッチング工程の処理の用に供される。そのため、第1,第2の各エッチング工程においては、第1,第2の各下地金属膜は実質的に電極との境界部分でエッチャントの浸入を受けず、当該境界部分の第1,第2の各下地金属膜がサイドエッチングされることはない。
以上から、請求項1に記載の発明では、電極とバンプとの間に設計通りに第1,第2の各下地金属膜を介在させることができ、第1,第2の各下地金属膜による電極とバンプとの密着度を設計通りに維持することができる。
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。ただし、以下の第1,第2の各実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲は第1,第2の各実施形態及び図示例に限定されるものではない。
[第1の実施形態]
図1は半導体装置100の構成を示す断面図である。
図1に示す通り、半導体装置100はフリップ・チップ、ウェハレベルパッケージ又はチップサイズパッケージとして用いられるものであり、シリコン製のウェハ2を有している。
ウェハ2の図1中上面は公知の半導体素子(図示略)が形成された能動面2bとなっており、その裏面が受動面2aとなっている。受動面2a下には半導体装置100を保護する保護膜1が形成されている。保護膜1は機械的な衝撃からチッピングが発生するのを防止したり、半導体装置100を実装用基板に実装した場合に発生する応力や光から当該半導体装置100を保護したりするもので、エポキシ樹脂、ポリイミド樹脂、液晶ポリマー等から構成されている。なお、保護膜1はなくてもよい。
他方、能動面2b上にはSiOのガラス質の酸化膜3が形成されており、酸化膜3上にはAl又はその合金製の電極4とSiN,SiO等で構成された保護膜5とが形成されている。
電極4は能動面2b上の半導体素子と導通するもので、平面視して方形状又は円形状を呈しており、その幅(直径)が約20〜100μm程度を有している。
保護膜5は能動面2b上の半導体素子や電極4等を保護するもので、当該保護膜5には平面視して円形状を呈しかつ電極4の表面積より小さい開口部6が形成されている。開口部6は電極4上に形成されて当該開口部6から電極4が露出するような形態となっており、図1に示す通り、保護膜5を断面視すると、保護膜5はその端部が電極4の一部に跨った状態で酸化膜3上に形成されている。
開口部6の内部の電極4上には下地金属膜7とピラーバンプ10とが形成されている。下地金属膜7は電極4とピラーバンプ10との密着性を高めるもので、Ti製の第1の下地金属膜8とCu製の第2の下地金属膜9とから構成されている。第1の下地金属膜8は電極4の直上に形成されており、当該第1の下地金属膜8の直上に第2の下地金属膜9が形成されている。第1,第2の各下地金属膜8,9は約300nm程度の厚さを有している。第1の下地金属膜8はTiW又はTiNで構成されてもよく、第2の下地金属膜9はNi又はAuで構成されてもよい。
バンプとしてのピラーバンプ10は、ピラー状(円柱状)を呈したCu製のポスト11と半球形状を呈した半田製のボール12とから構成されている。ポスト11は第2の下地金属膜9の直上に形成されており、約40〜60μm程度の高さを有している。ポスト11はNi又はAuで構成されていてもよい。
ボール12はポスト11の直上に形成されており、約25μm程度の高さを有している。ボール12は共晶半田(Pb63Sn37等),高温半田(Pb97Sn3等),鉛フリー半田(Sn97Ag3等)等のいずれの半田で構成されてもよい。ボール12は上記の他にIn,Sn,Au,Ag等の金属又はその合金で構成されてもよく、終局的にはPb、In、Sn、Au、Ag、Cu、Bi又はZnのいずれかを少なくとも1つ含む材料で構成することができる。
なお、ポスト11とボール12との間に、ボール12(半田)に対し濡れ性がよくない金属膜を介在させてもよい。当該金属膜としては、厚さが約1〜5μm程度のNi製、Co製、Zn製等の金属膜が適用可能である。当該金属膜をポスト11とボール12との間に介在させることで、ボール12をリフローさせた場合(後述参照)に、当該ボール12がポスト11の部位まで流下して当該ボール12の径が広がるのを防止することができる。
下地金属膜7及びポスト11が電極4上に占める面積は保護膜5の開口部6の面積より狭く、下地金属膜7(及びピラーバンプ10の下部)と保護膜5の端部との間には微小な隙間13が形成されている。
半導体装置100では、隙間13を埋めるように一のポスト11の側面から他のポスト11の側面にかけて封止部14が設けられており、封止部14が電極4及び保護膜5上の全面を覆っている。封止部14は樹脂で構成されており、ポスト11を支持してピラーバンプ10に掛かる応力に対抗することができるようになっている。
なお、半導体装置100では、電極4,開口部6が平面視して三角形状,四角形状等の多角形状を呈していてもよいし、ポスト11が三角柱状,四角柱状等の多角柱状を呈していてもよい。
続いて、本発明に係る「バンプ(ピラーバンプ10)の形成方法」を併せた、半導体装置100の製造方法について説明する。
図2は半導体装置100の製造方法の各工程を経時的に示す図面である。
図2(a)に示す通り、ウェハ2の能動面2b上に酸化膜3、電極4及び保護膜5が形成された状態において、公知のスパッタリング法による処理で第1の下地金属膜8を形成して電極4及び保護膜5の全面を第1の下地金属膜8で覆い(第1の下地金属膜形成工程)、その後に、公知のスパッタリング法による処理で第2の下地金属膜9を第1の下地金属膜8上に形成する(第2の下地金属膜形成工程)。
下地金属膜7を形成したら、図2(b)に示す通り、当該下地金属膜7上にこれら全面を覆うように公知のスピンコート法による処理でフォトレジスト15を塗布し(塗布工程)、当該フォトレジスト15の上方にネガタイプのフォトマスク16を配した状態で露光する(露光工程)。
当該露光工程では、フォトマスク16として、開口部6より面積が狭い遮光性の遮光部17と光透過性の透過部18とが設けられたものを用い、遮光部17を開口部6(電極4が保護膜5から露出する部位)に対応する位置に配した状態で露光する。この場合、露光される光は、フォトマスク16の各部位のうち、遮光部17で遮光され、透過部18でフォトマスク16を透過してフォトレジスト15に入射する。
露光した状態で所定時間経過したら、図2(c)に示す通り、フォトレジスト15を公知の現像液で現像してフォトレジスト15中の遮光部17に対向した部位を除去し、第2の開口部19を形成する(現像工程)。
当該現像工程では、フォトレジスト15中の遮光部17に対向した部位が上記露光工程において光の照射を受けていないため当該部位のみが現像液に溶解し、他方、フォトレジスト15中の透過部18に対向した部位は現像液に溶解せずに残留する。
本第1の実施形態では、上記塗布工程から露光工程を経て現像工程に至るまでの工程が「パターン形成工程」であり、当該パターン形成工程において、開口部6より狭い第2の開口部19を有するフォトレジスト15のパターンを形成している。ただし、当該パターン形成工程では、ネガタイプのフォトマスク16に代えてポジタイプのフォトマスクを適用し、第2の開口部19を形成してもよい。
第2の開口部19を形成したら、図2(d)に示す通り、第2の開口部19に対し、ポスト11とボール12とを構成する金属を用いた公知のめっき法による処理でポスト11とボール12とを形成し、ピラーバンプ10(の基礎)を形成する(めっき工程)。
なお、ポスト11とボール12との間にNi製、Co製、Zn製等の金属膜を介在させる場合には、ポスト11を形成した後に、当該金属膜を構成しようとする金属を用いた公知のめっき法による処理を施し、その後ボール12を形成すればよい。
ピラーバンプ10を形成したら、図2(e)に示す通り、現像工程において残留したフォトレジスト15を剥離して当該フォトレジスト15を除去する(除去工程)。
フォトレジスト15を除去したら、図2(f)に示す通り、除去前のフォトレジスト15下に配された第1,第2の各下地金属膜8,9をそれぞれエッチングして不要な下地金属膜7を除去する。
具体的には、ピラーバンプ10をマスクとして、先に所定のエッチャントで第2の下地金属膜9をエッチングし(第1のエッチング工程)、その後に過酸化水素水とアルカリ塩とを混合した中性のエッチャントで第1の下地金属膜8をエッチングする(第2のエッチング工程)。
第1のエッチング工程においては、第2の下地金属膜9の構成材料に応じて下記(1.1),(1.2)の手法で処理をおこなうのがよい。
(1.1)第2の下地金属膜9が「Cu,Ni」で構成されているとき
始めに、純水1lに対し過硫酸アンモニウムを約20〜40gの割合で添加して攪拌し、pH1.0〜2.0のエッチャントAを調製する。エッチャントAを調製したら、そのエッチャントAを水温20〜40℃に温度制御した状態で、当該エッチャントA中にウェハ2を浸漬して揺動し、約20〜110Å/秒の速度で第2の下地金属膜9をエッチングする。
第2の下地金属膜9のエッチングを終えたら、ウェハ2をエッチャントA中から取り出し、水洗して乾燥させる。この状態において、除去前のフォトレジスト15下に配された不要な第2の下地金属膜9が除去され、第1の下地金属膜8が露出する。当該処理によれば、Cu,Niの残渣を残すことなく、開口部6より狭い範囲の電極4上に所望の第2の下地金属膜9を形成することができる。
(1.2)第2の下地金属膜9が「Au」で構成されているとき
始めに、純水1lに対しヨウ化カリウムを約20gの割合で添加して攪拌し、エッチャントBを調製する。エッチャントBを調製したら、そのエッチャントBを室温に温度制御した状態で、当該エッチャントB中にウェハ2を浸漬して揺動し、第2の下地金属膜9をエッチングする。
第2の下地金属膜9のエッチングを終えたら、ウェハ2をエッチャントB中から取り出し、水洗して乾燥させる。この状態において、除去前のフォトレジスト15下に配された不要な第2の下地金属膜9が除去され、第1の下地金属膜8が露出する。当該処理によれば、Auの残渣を残すことなく、開口部6より狭い範囲の電極4上に所望の第2の下地金属膜9を形成することができる。
他方、第2のエッチング工程においては、第1の下地金属膜8の構成材料にかかわらず(第1の下地金属膜8はTi,TiW,TiNのいずれで構成されていてもよい。)、下記(2.1)の手法で処理をおこなうのがよい。
(2.1)純水及び過酸化水素水の混合液1lに対し水酸化カリウムを約10gの割合で少しずつ添加して攪拌し、pH6.0〜8.0の中性のエッチャントCを調製する。当該エッチャントCにおいては、水酸化カリウムに代えて、水酸化ナトリウム,水酸化アンモニウム,炭酸ナトリウム,炭酸カリウム等のアルカリ塩を用いてもよい。
エッチャントCを調製したら、そのエッチャントCを水温40±3℃に温度制御した状態で、当該エッチャントC中にウェハ2を浸漬して揺動し、約10〜20Å/秒の速度で第1の下地金属膜8をエッチングする。第1の下地金属膜8のエッチングを終えたら、ウェハ2を当該エッチャントC中から取り出し、水洗して乾燥させる。
当該処理によれば、Ti,TiW,TiNの残渣を残すことなく、開口部6より狭い範囲の電極4上に所望の第1の下地金属膜8を形成することができる。特に、エッチャントCがpH6.0〜8.0の中性であるので、当該エッチャントCが両性金属であるAl又はその合金(電極4)を腐蝕することがなく、電極4が腐蝕するのを防止することができる。
なお、第2のエッチング工程においては、ボール12がPbを含む材料(共晶半田(Pb63Sn37等)又は高温半田(Pb97Sn3等))で構成されている場合であって、エッチャントがややアルカリ性を呈しているときには、水酸化鉛を析出してピラーバンプ10の変色や第1の下地金属膜8の残渣を発生させる可能性がある。そのため、ボール12がPbを含む材料で構成されている場合には、上記(2.1)の手法に代えて、下記(2.2)の手法で処理をおこなってもよい。
(2.2)純水、過酸化水素水及びEDTA(Ethylene Diamine Tetraacetic Acid)の混合液1lに対し水酸化アンモニウムを100mlの割合で添加して攪拌し、pH6.0〜8.0の中性のエッチャントDを調製する。エッチャントDにおいては、水酸化アンモニウムに代えて、水酸化ナトリウム,水酸化カリウム,炭酸ナトリウム,炭酸カリウム等のアルカリ塩を用いてもよい。
エッチャントDを調製したら、そのエッチャントDを水温25±3℃に温度制御した状態で、当該エッチャントD中にウェハ2を浸漬して揺動し、約20〜40Å/秒の速度で第1の下地金属膜8をエッチングする。第1の下地金属膜8のエッチングを終えたら、ウェハ2を当該エッチャントD中から取り出し、水洗して乾燥させる。
当該処理によれば、エッチャントDがEDTAを含有するため、ボール12を構成する「Pb」が水酸化鉛を析出する前に、EDTAと当該「Pb」とが錯体を形成し、水酸化鉛が析出するのを防止することができ、ひいてはピラーバンプ10の変色や第1の下地金属膜8の残渣が発生するのを防止することができる。当該処理は、ボール12がPbを含む材料の中でも特にPbの成分の多い高温半田(Pb97Sn3等)で構成されている場合に、好適である。
不要な下地金属膜7を除去したら、図2(g)に示す通り、ボール12をリフローしてピラーバンプ10を完全に形成する(リフロー工程)。
ボール12をリフローしたら、図2(h)に示す通り、ディスペンサ等を用いた公知の塗布法による処理で粘度を低下させた状態の樹脂を保護膜5上や隙間13等に垂らして加熱・硬化させ、封止部14を形成し(樹脂封止工程)、ウェハ2の受動面2a下にエポキシ樹脂、ポリイミド樹脂、液晶ポリマー等を供給・加熱して硬化させ、保護膜1を形成する(保護膜形成工程)。
保護膜1を形成したら、公知のダイシング法による処理で保護膜1、ウェハ2、酸化膜3、保護膜5を所定の位置で一括して切断・分割し(ダイシング工程,図示略)、半導体装置100の製造が完了する。
以上の第1の実施形態では、パターン形成工程において保護膜5の開口部6より狭い第2の開口部19を有するフォトレジスト15のパターンを形成し、めっき工程においてその第2の開口部19に対しめっき処理を施してピラーバンプ10を形成するため、当該ピラーバンプ10は電極4上に占める占有面積が保護膜5の開口部6より狭く、電極4の一部に跨った保護膜5と重複することはない。
そのため、ピラーバンプ10のバンプ・ピッチは電極4同士の間隔より常に狭く、互いに隣接する電極4同士の間隔を狭めようとしても、電極4同士が接触するより先にピラーバンプ10同士が接触することはない。以上から、電極4同士の間隔を狭めてもピラーバンプ10のバンプ・ピッチを超微細に維持し続けることができる。
更に、第1の実施形態では、第1,第2の各エッチング工程において、保護膜5上の下地金属膜7の他に、隙間13内の電極4上でも下地金属膜7をエッチングしているが、当該第1,第2の各エッチング工程においては、仮に、隙間13内にエッチング済みの下地金属膜7が残渣として残留しても、隙間13は保護膜5の側縁部の壁により囲まれているから、残渣としての下地金属膜7が隙間13の外部に漏出し難く、電極4同士やピラーバンプ10同士が電気的に接触してショートを引き起こす可能性は低い。
また、特に、第2のエッチング工程においては、電極4の直上に配された第1の下地金属膜8を隙間13内でエッチングするが、当該第2のエッチング工程では、エッチャントが隙間13内の第1の下地金属膜8をエッチングして電極4と直に接触しても、そのエッチャントが中性であって電極4も両性金属であるAl又はその合金で構成されているから、当該エッチャントが電極4を腐蝕することはない(逆に言えば、電極4がエッチャントの影響で腐食されることがない。)。
そのため、第1,第2の各エッチング工程に起因するショートや電極4の腐蝕等の不都合を心配することなく、下地金属膜7をエッチングすることができ、電極4が保護膜5の開口部6から露出するのを容認することができる。
更に、第1の実施形態では、受動面2a下に保護膜1が形成されているから、機械的な衝撃でチッピングが起こり難く、半導体装置100の利便性や信頼性を向上させることができ、また、半導体装置100を実装用基板に実装した場合に発生する応力又は光から半導体装置100を保護することもできる。
[第2の実施形態]
第2の実施形態に係る半導体装置(200)は第1の実施形態に係る上記半導体装置100(半導体装置100の製造方法を含む。)と下記の点で異なっており、それ以外は同様となっている。以下では、上記半導体装置100と異なる点を中心に説明してそれ以外の部分の説明を省略している。
図3は半導体装置200の構成を示す断面図である。
図3に示す通り、下地金属膜7が、電極4とポスト11との間に介在しているだけでなく、ポスト11の側面をも覆っている。詳しくはポスト11の側面が第2の下地金属膜9で覆われ、当該第2の下地金属膜9の表面が第1の下地金属膜8で覆われている。そして、一のポスト11の側面を覆う下地金属膜7(第1の下地金属膜8)から他のポスト11の側面を覆う下地金属膜7(第1の下地金属膜8)にかけて封止部14が設けられている。
続いて、本発明に係る「バンプ(ピラーバンプ10)の形成方法」を併せた、半導体装置200の製造方法について説明する。
図4は半導体装置200の製造方法の各工程を経時的に示す図面である。
図4(a)に示す通り、ウェハ2の能動面2b上に酸化膜3、電極4及び保護膜5が形成された状態において、公知のスピンコート法による処理でフォトレジスト21を塗布し、電極4及び保護膜5の全面をフォトレジスト21で覆う(塗布工程)。
フォトレジスト21を塗布したら、上記第1の実施形態で説明した露光工程及び現像工程の各処理をおこない、図4(b)に示す通り、第2の開口部22を形成する。当該第2の開口部22は上記第2の開口部19と同様のもので、平面視したときの面積が電極4のそれより狭くなっている。
なお、第2の実施形態においては、フォトレジスト21を塗布してから第2の開口部22を形成するまで(塗布工程から露光工程を経て現像工程に至るまで)の工程が「第1のパターン形成工程」であり、当該パターン形成工程において、開口部6より狭い第2の開口部22を有する、第1のレジストとしてのフォトレジスト21のパターンを形成している。
第2の開口部22を形成したら、図4(c)に示す通り、公知のスパッタリング法による処理で第1の下地金属膜8を形成して電極4及びフォトレジスト21の全面を第1の下地金属膜8で覆い(第1の下地金属膜形成工程)、その後に、公知のスパッタリング法による処理で第2の下地金属膜9を第1の下地金属膜8上に形成する(第2の下地金属膜形成工程)。
下地金属膜7を形成したら、図4(d)に示す通り、フォトレジスト21のパターンと同様のパターンを有する、第2のレジストとしてのドライフィルム23を下地金属膜7(第2の下地金属膜9)上にラミネートする(ラミネート工程)。本第2の実施形態では、ラミネート工程が「第2のパターン形成工程」であり、当該ラミネート工程において、フォトレジスト21のパターンと同様の第2のレジストのパターンを形成している。
なお、ラミネート工程による処理に代えて、上記塗布工程から現像工程にかけてこれと同様の処理を施し、フォトレジスト21のパターンと同様のパターンを有するフォトレジスト(ドライフィルム23に相当するもの)を下地金属膜7上に形成してもよい。
ドライフィルム23をラミネートしたら、図4(e)に示す通り、第2の開口部22に対し、ポスト11とボール12とを構成する金属を用いた公知のめっき法による処理でポスト11とボール12とを形成し、ピラーバンプ10(の基礎)を形成する(めっき工程)。
ピラーバンプ10を形成したら、図4(f)に示す通り、ドライフィルム23を剥離して当該ドライフィルム23を除去する(第1の除去工程)。上記ラミネート工程による処理に代えて、ドライフィルム23に相当するフォトレジストを形成した場合には、当該除去工程において、そのフォトレジストを剥離・除去する。
ドライフィルム23を除去したら、図4(g)に示す通り、除去前のドライフィルム23下に配された第1,第2の各下地金属膜8,9を所定のエッチャントでそれぞれエッチングして不要な下地金属膜7を除去する。具体的には、ボール12をマスクとして、上記第1の実施形態で説明した第1のエッチング工程と第2のエッチング工程との各処理をこの順におこない、不要な下地金属膜7を除去する(第1,第2のエッチング工程)。
不要な下地金属膜7を除去したら、図4(h)に示す通り、フォトレジスト21を剥離して当該フォトレジスト21を除去する(第2の除去工程)。
フォトレジスト21を除去したら、図4(i)に示す通り、ボール12をリフローしてピラーバンプ10を完全に形成する(リフロー工程)。
ボール12をリフローしたら、図4(j)に示す通り、ディスペンサ等を用いた公知の塗布法による処理で粘度を低下させた状態の樹脂を保護膜5上や隙間13等に垂らして加熱・硬化させ、封止部14を形成し(樹脂封止工程)、ウェハ2の受動面2a下にエポキシ樹脂、ポリイミド樹脂、液晶ポリマー等を供給・加熱して硬化させ、保護膜1を形成する(保護膜形成工程)。
保護膜1を形成したら、公知のダイシング法による処理で保護膜1、ウェハ2、酸化膜3、保護膜5を所定の位置で一括して切断・分割し(ダイシング工程,図示略)、半導体装置200の製造が完了する。
なお、本第2の実施形態においては、上記第1,第2のエッチング工程の各処理を終えて不要な下地金属膜7を除去したら、フォトレジスト21を残留させたままボール12をリフローして(第2の除去工程の処理を省略してリフロー工程の処理をおこない)、その最終製造物を半導体装置200としてもよい(図5参照)。
以上の第2の実施形態でも、第1の実施形態と同様に、第1のパターン形成工程において保護膜5の開口部6より狭い第2の開口部22を有するフォトレジスト21のパターンを形成し、めっき工程においてその第2の開口部22に対しめっき処理を施してピラーバンプ10を形成するため、第1の実施形態で説明したものと同様の理由で、電極4同士の間隔を狭めてもピラーバンプ10のバンプ・ピッチを超微細に維持し続けることができる。
更に、第2の実施形態では、第2の除去工程の前に第1,第2の各エッチング工程の処理をおこなうから、ポスト11がフォトレジスト21で囲まれた状態で第1,第2の各下地金属膜8,9が第1,第2の各エッチング工程の処理の用に供される。そのため、第1,第2の各エッチング工程においては、第1,第2の各下地金属膜8,9は実質的に電極4との境界部分でエッチャントの浸入を受けず、当該境界部分の第1,第2の各下地金属膜8,9がサイドエッチングされることはない。
以上から、電極4とポスト11との間に設計通りに第1,第2の各下地金属膜8,9を介在させることができ、第1,第2の各下地金属膜8,9による電極4とポスト11との密着度を設計通りに維持することができる。
半導体装置100の構成を示す断面図である。 半導体装置100の製造方法の各工程を経時的に示す図面である。 半導体装置200の構成を示す断面図である。 半導体装置200の製造方法の各工程を経時的に示す図面である。 半導体装置200の変形例を示す断面図である。
符号の説明
100,200 半導体装置
2 ウェハ
3 酸化膜
4 電極
5 保護膜
6 開口部
7 下地金属膜
8 第1の下地金属膜
9 第2の下地金属膜
10 ピラーバンプ(バンプ)
11 ポスト
12 ボール
13 隙間
14 封止部
15 フォトレジスト(レジスト)
21 フォトレジスト(第1のレジスト)
19,22 第2の開口部
23 ドライフィルム(第2のレジスト)

Claims (4)

  1. 保護膜の開口部から露出した電極であってAl又はその合金製の前記電極上にバンプを形成するバンプの形成方法において
    前記開口部より狭い第2の開口部を有する第1のレジストのパターンを形成する第1のパターン形成工程と、
    前記第1のパターン形成工程後に、前記電極と前記バンプとの間に介在させる第1の下地金属膜であってTi、TiW又はTiNで構成される前記第1の下地金属膜を前記電極及び前記レジスト上に形成する第1の下地金属膜形成工程と、
    前記第1の下地金属膜形成工程後に、前記電極と前記バンプとの間に介在させる第2の下地金属膜を前記第1の下地金属膜上に形成する第2の下地金属膜形成工程と、
    前記第2の下地金属膜形成工程後に、前記第1のレジストのパターンと同様の第2のレジストのパターンを前記第2の下地金属膜上に形成する第2のパターン形成工程と、
    前記第2のパターン形成工程後に、前記第2の開口部に対し、前記バンプを構成する金属でめっき処理を施して前記バンプを形成するめっき工程と、
    前記めっき工程後に、前記第2のレジストを除去する第1の除去工程と、
    前記第1の除去工程後に、前記バンプをマスクとして所定の第1のエッチャントで前記第2の下地金属膜をエッチングする第1のエッチング工程と、
    前記第1のエッチング工程後に、前記バンプをマスクとして過酸化水素水とアルカリ塩とを混合したpH6.0〜8.0の第2のエッチャントで前記第1の下地金属膜をエッチングする第2のエッチング工程と、
    前記第2のエッチング工程後に、前記第1のレジストを除去する第2の除去工程と、
    を備えるバンプの形成方法。
  2. 請求項1に記載のバンプの形成方法において、
    前記バンプがPbを含む材料で構成されており、
    前記第2のエッチャントがEDTAを含むことを特徴とするバンプの形成方法。
  3. 請求項1又は2に記載のバンプの形成方法において、
    前記アルカリ塩が水酸化ナトリウム、水酸化カリウム、水酸化アンモニウム、炭酸ナトリウム又は炭酸カリウムであることを特徴とするバンプの形成方法。
  4. 請求項1〜3のいずれか一項に記載のバンプの形成方法において、
    前記第2の下地金属膜がCu、Ni又はAuで構成されていることを特徴とするバンプの形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014014652A1 (en) * 2012-07-16 2014-01-23 Micron Technology, Inc. Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4577095B2 (ja) * 2005-06-03 2010-11-10 東ソー株式会社 金属チタンのエッチング用組成物及びそれを用いたエッチング方法
KR101162507B1 (ko) 2010-11-22 2012-07-05 앰코 테크놀로지 코리아 주식회사 반도체 장치용 범프 및 그 제조 방법
JP5877645B2 (ja) * 2011-02-15 2016-03-08 東レエンジニアリング株式会社 実装方法および実装装置
WO2013114587A1 (ja) * 2012-02-01 2013-08-08 パイオニア株式会社 基板デバイスの製造方法及び基板デバイス
TWI497669B (zh) * 2012-03-22 2015-08-21 矽品精密工業股份有限公司 形成於半導體基板上之導電凸塊及其製法
JP6111775B2 (ja) * 2013-03-25 2017-04-12 富士通株式会社 電子デバイスの製造方法
JP6251043B2 (ja) * 2014-01-08 2017-12-20 株式会社荏原製作所 エッチング液、エッチング方法、およびはんだバンプの製造方法
KR102549580B1 (ko) * 2016-06-14 2023-06-29 (주)와이솔 플립 칩
JP7233019B2 (ja) * 2018-06-05 2023-03-06 パナソニックIpマネジメント株式会社 素子チップの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014014652A1 (en) * 2012-07-16 2014-01-23 Micron Technology, Inc. Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods
US8659153B2 (en) 2012-07-16 2014-02-25 Micron Technology, Inc. Pillar on pad interconnect structures, semiconductor dice and die assemblies including such interconnect structures, and related methods
CN104471680A (zh) * 2012-07-16 2015-03-25 美光科技公司 垫上柱体互连结构、半导体裸片及包含所述互连结构的裸片组合件及相关方法
US9129869B2 (en) 2012-07-16 2015-09-08 Micron Technology, Inc. Pillar on pad interconnect structures, semiconductor devices including same and related methods
EP2873091A4 (en) * 2012-07-16 2016-03-30 Micron Technology Inc NETWORKING STRUCTURES WITH A PILLAR ON A PAD, SEMICONDUCTOR CHIPS AND CHIP GROUPS WITH SUCH CONNECTING STRUCTURES AND CORRESPONDING METHODS
CN104471680B (zh) * 2012-07-16 2018-02-16 美光科技公司 垫上柱体互连结构、半导体裸片、裸片组合件及相关方法

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