JP2001068495A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 半導体装置の表面に形成されたはんだボール
により半導体装置と配線基板とを接続するとき、半導体
装置と配線基板との熱膨張係数の違いによる応力歪みが
作用しても、電極パッドとバリヤ膜との剥離を防止し、
製造留りを向上させ、半導体装置と配線基板との接続信
頼性の向上を図ることができる半導体装置及びその製造
方法を提供する。 【解決手段】 半導体装置は、半導体基板１１上に形成
されたバリヤ膜１８及びＣｕを含む電極パッド１９と、
電極パッド１９上に形成されたＳｎを含むはんだボール
２４とを備え、配線基板の電極と該電極に対応する半導
体基板１１の電極パッド１９とをはんだボール２４を介
して接続する。この半導体装置は、バリヤ膜１８と電極
パッド１９との境界面の端面部分へのはんだボール２４
のＳｎ成分の拡散を規制するサイドウォール２９を備え
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、銅を含む電極パッド上に、錫
を含有するはんだボールを形成した半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】近年では、携帯電話やノート型パーソナ
ルコンピュータのように電子機器の小型化、低価格化が
進み、これら電子機器に内蔵される大規模半導体集積回
路等の半導体装置（以下、ＬＳＩとも呼ぶ）も一層の小
型化、低価格化が要求されている。
【０００３】上記のような要求に応えるため、ＬＳＩ上
の複数の電極パッドにはんだボールを固着し、対応する
配線基板の電極にはんだボールを直接的に接続すること
によって、ＬＳＩを配線基板に電気的且つ機械的に結合
するフリップチップボールグリッドアレイ(ＦＣＢＧＡ)
方式が出現している。この方式を採用したＬＳＩでは、
電極パッドに対するはんだボールの親和性を向上させ、
接続を良好にするため、電極パッド表面を銅（Ｃｕ）で
形成する。
【０００４】ＦＣＢＧＡ方式の従来の半導体装置が、特
開平１０−２６１６４２号公報に記載されている。図１
９は、この公報に記載の半導体装置のはんだボール形成
部を拡大して示す断面図である。
【０００５】この半導体装置は、半導体基板３１上に形
成されたボンディングパッド４１と、ボンディングパッ
ド４１の周囲に形成されたパッシベーション膜３３と、
パッシベーション膜３３及びボンディングパッド４１上
に形成されたバリヤ膜３８と、バリヤ膜３８と同じ平面
形状でバリヤ膜３８上に形成された電極パッド３９と、
電極パッド３９上に固着されたはんだボール３４とを備
える。バリヤ膜３８は、Ｔｉ、ＴｉＷ、Ｃｒ、ＴｉＮで
構成され、電極パッド３９は、上記理由からＣｕで形成
される。
【０００６】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、はんだボール３４が、リフローされ表
面張力で電極パッド３９上に略球形状に固着される際
に、電極パッド３９の全体を覆いつつバリヤ膜３８の外
縁部で止まるので、電極パッド３９及びバリヤ膜３８の
双方の外縁部にはんだボール３４が接する。即ち、はん
だがＣｕとの濡れ性が良く、Ｔｉ（チタン）との濡れ性
が悪いため、Ｃｕ製の電極パッド３９の側面まではんだ
が回り込み、Ｃｕ製の電極パッド３９とＴｉ製のバリヤ
膜３８との境界部分ではんだの回り込みが止まる。
【０００７】はんだをリフローするときの加熱により、
はんだボール３４に含まれる錫（Ｓｎ）４３が、図２０
に示すように、はんだボール３４と電極パッド３９とが
接する面からＳｎ原子４３が熱拡散し、電極パッド３９
内に移動する。このとき、電極パッド３９とバリヤ膜３
８との境界面におけるＳｎ原子４３の移動量は、はんだ
ボール３４と境界面における移動量より大きく、電極パ
ッド３９の側面よりかなり内部までＳｎ原子４３が移動
していることを発明者は見いだした。
【０００８】また、電極パッド３９をエッチングなどに
よりパターン形成するとき、外縁部が垂直ではなく、斜
めになることがある。図１９の当接部分の拡大図である
図２０の破線で示すように、電極パッド３９の外縁部が
テーパ状に形成されていると、Ｓｎ成分が電極パッド３
９のテーパ部分からＳｎ原子４３が熱拡散し、電極パッ
ド３９とバリヤ膜３８との境界面にＳｎ原子４３が到達
しやすくなる。
【０００９】以上のような理由により、電極パッド３９
とバリヤ膜３８との境界面にＳｎ原子４３が存在する
と、電極パッド３９及びバリヤ膜３８との密着力を低下
させることも発明者は見いだした。
【００１０】一般に、はんだボールは、３５５℃〜３６
５℃で配線基板（図示せず）にリフローされて固着され
る。この際に、半導体基板を含む半導体チップと配線基
板との熱膨張係数の違いによって応力歪みが発生する。
このとき、前記密着力の低下があると、図２０に示すよ
うに、電極パッド３９とバリヤ膜３８との境界面に剥離
４２が発生する。剥離４２が引き金となって、はんだボ
ール３４が剥がれて導通不良となり、或いは、電気抵抗
が増加して、製造歩留り低下の原因になる。
【００１１】本発明は、上記に鑑み、半導体装置と配線
基板との熱膨張係数の違いによる応力歪みがはんだボー
ルに作用しても、電極パッドとバリヤ膜との剥離を防止
し、製造歩留りを向上させ、半導体装置と配線基板との
接続信頼性の向上を図ることができる半導体装置及びそ
の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板上に形成された
バリヤ膜及びＣｕを含む電極パッドと、該電極パッド上
に形成されたＳｎを含むはんだボールとを備えた半導体
装置において、前記バリヤ膜と電極パッドとの境界面の
端面部分へのＳｎ成分の拡散を規制するサイドウォール
を備えることを特徴とする。
【００１３】本発明の半導体装置では、サイドウォール
が、上記境界面の端面部分へのＳｎ成分の拡散を規制す
るので、電極パッドとバリヤ膜との密着力の低下が防止
できる。これにより、半導体装置と配線基板との熱膨張
係数の違いによる応力歪みが作用しても、電極パッドと
バリヤ膜との剥離が防止でき、製造歩留りを向上させる
と共に、半導体装置と配線基板との接続信頼性を向上さ
せることができる。
【００１４】ここで、本発明の好ましい半導体装置で
は、前記半導体基板上に形成され前記バリヤ膜に導通す
る金属配線層と、該金属配線層上に順次に形成された層
間絶縁膜及びポリイミド膜と、前記層間絶縁膜及びポリ
イミド膜を貫通する開口部とを備え、前記バリヤ膜が、
前記開口部内から前記ポリイミド膜上にかけて形成さ
れ、前記サイドウォールが、前記ポリイミド膜上におい
て前記電極パッド及びバリヤ膜の側面を被覆するＴｉＷ
膜から構成される。
【００１５】これにより、例えばバリヤ膜をＴｉＷで形
成する際に、バリヤ膜の端部とＴｉＷ膜との密着性が向
上する。
【００１６】また、前記ＴｉＷ膜が前記電極パッドの外
縁部表面を併せて被覆することも本発明の好ましい態様
である。これにより、電極パッドの側面に加え、外縁部
をも被覆できるので、電極パッドの外縁部がテーパ状に
形成された場合でも、そのテーパ状部分からＳｎ成分が
拡散して上記境界面へ到達する現象を防止することがで
きる。
【００１７】更に、前記半導体基板上に形成され前記バ
リヤ膜に導通する金属配線層と、該金属配線層上に形成
された層間絶縁膜と、前記層間絶縁膜を貫通する開口部
とを備え、前記バリヤ膜が、前記開口部内から前記層間
絶縁膜上にかけて形成され、前記サイドウォールが、前
記層間絶縁膜上において前記電極パッド及びバリヤ膜の
側面を被覆するポリイミド膜を備えることが好ましい。
【００１８】この場合、ポリイミド膜によって、はんだ
ボールからのＳｎが電極パッドとバリヤ膜との境界面に
拡散する現象を効果的に防止することができる。
【００１９】更に、前記サイドウォールが、前記ポリイ
ミド膜と電極パッドとの間にＴｉＷ膜を備えることが好
ましい。この場合、ポリイミド膜と電極パッドとの密着
性を高めると共に、電極パッドとバリヤ膜との境界面へ
のＳｎの拡散がより効果的に抑止できる。
【００２０】また、前記ポリイミド膜とＴｉＷ膜とを貫
通する別の開口部を備え、前記はんだボールが前記別の
開口部内に形成されることも好ましい態様である。この
場合、はんだボールを極めて安定した状態で形成でき
る。
【００２１】更に、前記バリヤ膜を、Ｔｉを含む膜で構
成することができる。また、前記はんだボールにより、
配線基板の電極と該電極に対応する半導体基板の前記電
極パッドとを接続することが好ましい。
【００２２】本発明の半導体装置の製造方法は、半導体
基板上に金属配線層を形成する工程と、該金属配線層を
覆い該金属配線層の一部を露出させる開口部を有する層
間絶縁膜及びポリイミド膜を順次に形成する工程と、前
記開口部内と前記ポリイミド膜上の前記開口部の周囲と
にバリヤ膜及び電極パッドを順次に形成する工程と、前
記ポリイミド膜上に、前記電極パッド及びバリヤ膜の側
面を覆うサイドウォールを形成する工程と、前記電極パ
ッドにはんだボールを形成する工程とを順次に有するこ
とを特徴とする。
【００２３】本発明の半導体装置の製造方法では、はん
だボールからのＳｎ成分の拡散を規制するサイドウォー
ルを備えた半導体装置を簡素な工程で得ることができ
る。本製造方法で得られた半導体装置では、半導体装置
と配線基板との熱膨張係数の違いによる応力歪みが作用
しても、電極パッドとバリヤ膜との剥離が防止でき、半
導体装置と配線基板との接続信頼性を向上させることが
できる。
【００２４】ここで、本発明の好ましい半導体装置の製
造方法では、前記サイドウォールがＴｉＷ膜から構成さ
れる。これにより、例えばバリヤ膜がＴｉＷで形成され
る際に、バリヤ膜の端部とＴｉＷ膜との密着性を向上さ
せることができる。
【００２５】また、本発明の半導体装置の製造方法は、
半導体基板上に金属配線層を形成する工程と、該金属配
線層を覆い該金属配線層の一部を露出させる第１開口部
を有する層間絶縁膜を形成する工程と、前記第１開口部
内と前記層間絶縁膜上の前記第１開口部の周囲とにバリ
ヤ膜及び電極パッドを順次に形成する工程と、前記電極
パッド上に、該電極パッドの外縁部を覆い且つ該電極パ
ッドの中心部分を露出させる第２開口部を有するサイド
ウォールを形成する工程と、前記第２開口部内における
前記電極パッドにはんだボールを形成する工程とを有す
ることを特徴とする。
【００２６】本発明の半導体装置の製造方法において
も、はんだボールからのＳｎ成分の拡散を規制するサイ
ドウォールを備えた半導体装置を簡素な工程で得ること
ができるので、前述の半導体装置の製造方法と同様の作
用効果を得ることができる。
【００２７】ここで、本発明の好ましい半導体装置の製
造方法では、前記サイドウォールがポリイミド膜を備え
る。この場合、ポリイミド膜によって、はんだボールか
らのＳｎ成分の拡散をより効果的に防止できる。
【００２８】更に、前記サイドウォールが、前記ポリイ
ミド膜と電極パッドとの間にＴｉＷ膜を備えることが好
ましい。この場合、ポリイミド膜と電極パッドとの密着
性を高めると共に、電極パッドとバリヤ膜との境界面へ
のＳｎ成分の拡散防止効果がより向上する。
【００２９】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
〜図５は、本発明の第１実施形態例におけるＦＣＢＧＡ
を有する半導体装置の製造過程を順に示す断面図であ
り、特に、はんだボール形成箇所を拡大図示したもので
ある。
【００３０】まず、図１示すように、半導体基板上に形
成された絶縁膜１１上にアルミニウム層を形成し、フォ
トリソグラフィを用いたエッチングで、アルミニウム
（Ａｌ）層に所定のパターンを形成した金属配線層１５
を得た後、フォトレジスト膜（図示せず）を除去する。
金属配線層１５は、Ａｌ以外に、銅（Ｃｕ）、或いは、
ＡｌとＣｕとの合金から構成することができる。金属配
線層１５は、従来の技術（図１９）のボンディングパッ
ド４１に相当し、半導体装置を構成するトランジスタな
どの素子（図示せず）と接続され、また、半導体装置外
部の回路（図示せず）と接続する中継端子となる。
【００３１】次いで、化学的気相成長（ＣＶＤ）法を用
いて、厚みが０．１２μｍのＳｉＯ 2膜１２と、厚みが
１μｍのＳｉＯＮ膜１３とをこの順に形成する。ここ
で、ＳｉＯ2膜１２とＳｉＯＮ膜１３とは、パッシベー
ション膜として機能する。特に、ＳｉＯＮ膜１３は、水
分の侵入を有効に阻止する。
【００３２】その後、図２に示すように、ＳｉＯＮ膜１
３上に、ポリイミド膜１６を１０μｍの厚みに形成し、
次いで、或る温度下でポリイミド膜１６に３０分間のベ
ーキングを施す。ここで、ベーキング温度は、はんだボ
ールの高融点はんだが融ける温度（３６５℃）以上であ
り、且つ、半導体装置にダメージを与える温度（４００
℃）以下であることが望ましい。更に、ポリイミド膜１
６、ＳｉＯＮ膜１３、及びＳｉＯ2膜１２を順次にエッ
チングして開口部１７を形成し、金属配線層１５の表面
を露出させる。ここで、ポリイミド膜１６は、パッシベ
ーション膜、及び樹脂との緩衝材として機能する。
【００３３】次いで、図３に示すように、開口部１７内
からポリイミド膜１６上にかけて、厚みが０．２μｍの
タングステンチタン（ＴｉＷ）から成るバリヤ膜１８を
スパッタリングで形成した後に、バリヤ膜１８上に、Ｃ
ｕから成り３μｍの厚みを有する電極パッド１９をスパ
ッタリングで形成する。引き続き、バリヤ膜１８及び電
極パッド１９上に、マスクとしてフォトレジスト膜２０
を２．３μｍの厚みに形成する。
【００３４】次いで、Ｈ2ＳＯ4、Ｈ2Ｏ2、Ｈ2Ｏを１：
２：２の比率で含有するエッチング液を用いて、フォト
レジスト膜２０の縁部から突出する電極パッド１９の部
分をエッチング除去する。更に、Ｈ2Ｏ2、Ｈ2Ｏを１：
２の比率で含有するエッチング液を用いて、フォトレジ
スト膜２０の縁部から突出するバリヤ膜１８の部分をエ
ッチング除去した後、フォトレジスト膜２０を除去す
る。
【００３５】この後、図４に示すように、露出した電極
パッド１９上に、ＴｉＷ膜２８を０．２μｍの厚みにス
パッタリングで形成し、異方性エッチングにより、側壁
部分以外のＴｉＷ膜を除去する。これにより、電極パッ
ド１９の上面が露出し、ＴｉＷ膜２８の残存部分が、電
極パッド１９の外周面を囲むサイドウォール２９（図
５）となる。この場合、サイドウォール２９がＴｉＷ膜
から成るので、ＴｉＷから成るバリヤ膜１８の端部とサ
イドウォール２９との密着性が向上する。
【００３６】次いで、１枚のウエハ上に配置された複数
の上記ＬＳＩの電気的特性を、ＩＣ試験装置を用いてダ
イソートテストし、テスト終了後に、ウエハから各ＬＳ
Ｉを切り出して半導体チップとする。
【００３７】更に、図５に示すように、切り出された各
ＬＳＩの電極パッド１９上に、Ｐｂ-Ｓｎ高融点はんだ
から成るはんだボール２４を融着させ、３４０℃〜３６
５℃の温度下で１０〜２０分間リフローさせる。このリ
フロー時に、Ｐｂ-Ｓｎ高融点はんだは、ＴｉＷと濡れ
性がないので、サイドウォール２９で囲まれた電極パッ
ド１９の外周面には回り込まない。従って、電極パッド
１９とバリヤ膜１８との境界面へのＳｎの拡散を規制さ
れつつ、はんだボール２４が、電極パッド１９上に表面
張力で直径１５０μｍのサイズに形成される。図５中の
２９ａは、電極パッド１９の外周面であり、１８ａは、
バリヤ膜１８の内壁である。
【００３８】次いで、全ての電極パッド１９にはんだボ
ール２４が固着されたＬＳＩを配線基板（図示せず）に
実装する。更に、ＬＳＩと配線基板との間に樹脂材を注
入して硬化させた後に、必要に応じてヒートシンク（図
示せず）を取り付け、或いは、配線基板の裏面に外部端
子ボール（図示せず）を形成する。
【００３９】図６は、図４に示す半導体装置を模式的に
示す平面図であり、特に、はんだボール形成箇所を拡大
図示したものである。金属配線層１５は幅Ａが１４０±
１０μｍに設定される。電極パッド１９（バリヤ膜１
８）は正八角形状に形成され、対向する２辺（図５の２
９ａ）相互間の距離Ｂが１３５±１０μｍに設定され
る。開口部１７（図３）は正八角形状に形成され、開口
部１７内におけるバリヤ膜１８の対向する内壁（図５の
１８ａ）相互間の距離Ｄが９０±１０μｍに設定されて
いる。
【００４０】ここで、距離Ｂは、はんだボールの大きさ
により適宜決定され、距離Ｄは、はんだボールの保持強
度により適宜決定される。また、距離Ａは、ＬＳＩ製造
工程における電極パッド１９に対する開口部１７の位置
合わせ精度を考慮して、距離Ｄより少なくとも位置合わ
せ精度以上に大きくなるように設定される。また、電極
パッド１９と開口部１７の形状は正八角形に限定される
ことなく、正多角形または円形のように、多角形の角部
に応力が集中してはんだが剥がれやすくなることを防止
できる形状であればよい。
【００４１】本実施形態例では、サイドウォール２９の
存在により、Ｐｂ-Ｓｎ高融点はんだが電極パッド１９
とバリヤ膜１８との境界面の端面部分に回り込まなくな
り、はんだボール２４からＳｎ成分が電極パッド１９と
バリヤ膜１８との境界面の端面部分から拡散する現象が
抑止できるので、電極パッド１９とバリヤ膜１８との密
着力の低下が防止できる。このため、本半導体チップを
配線基板に実装するとき、半導体チップと配線基板との
熱膨張係数の違いによる応力歪みが作用した場合でも、
電極パッド１９とバリヤ膜１８との剥離を確実に防止す
ることができる。
【００４２】これにより、製造歩留りを向上させ、本半
導体装置と配線基板との接続信頼性を向上させることが
できる。また、電極パッド１９の周囲にサイドウォール
２９を形成する簡素な構成によってＳｎ成分の拡散が抑
止できるので、配線基板、半導体チップ、及びはんだボ
ール電極の微細化にも十分に対応できる。更に、電極パ
ッド１９の外縁部が図５の破線のようにテーパ状に形成
された場合でも、電極パッド１９のテーパ状部分をサイ
ドウォール２９が覆うことになるので、Ｓｎ成分がテー
パ部の上面から拡散して上記境界面に到達するような不
具合が防止できる。
【００４３】図７〜図９は、本発明の第２実施形態例に
おけるＦＣＢＧＡを有する半導体装置の製造過程を順に
示す断面図であり、特に、はんだボール形成箇所を拡大
図示したものである。本実施形態例では、第１実施形態
例における図１及び図２の工程が同様であるので、これ
ら以降の工程から説明する。
【００４４】図２で説明した工程の後、図７に示すよう
に、開口部１７内からポリイミド膜１６上にかけて、Ｔ
ｉＷから成るバリヤ膜１８をスパッタリングで０．２μ
ｍの厚みに形成した後、バリヤ膜１８上に、Ｃｕから成
る電極パッド１９をスパッタリングで３μｍの厚みに形
成する。次いで、バリヤ膜１８及び電極パッド１９上に
フォトレジスト膜２０を２．３μｍの厚みに形成する。
【００４５】更に、Ｈ2ＳＯ4、Ｈ2Ｏ2、Ｈ2Ｏを１：
２：２の比率で含有するエッチング液を用いて、フォト
レジスト膜２０の縁部から突出する電極パッド１９の部
分をエッチング除去する。この後、Ｈ2Ｏ2、Ｈ2Ｏを
１：２の比率で含有するエッチング液を用いて、フォト
レジスト膜２０の縁部から突出するバリヤ膜１８の部分
をエッチング除去し、その後、フォトレジスト膜２０を
除去する。
【００４６】本実施形態例では、バリヤ膜１８、電極パ
ッド１９及びフォトレジスト膜２０は、第１実施形態例
の図３においての共通する各層の平面形状サイズよりも
大きく形成される。
【００４７】次いで、図８に示すように、露出した電極
パッド１９上のウエハ全面に、ＴｉＷ膜２１をスパッタ
リングで０．２μｍの厚みに形成し、ＴｉＷ膜２１上
に、マスクとしてフォトレジスト膜２５を２．３μｍの
厚みに形成し、更に、露光、現像を施した後に、開口部
２２Ａ内と電極パッド１９の周辺領域２２Ｂとをウエッ
トエッチングして、ＴｉＷ膜２１の上面部分を除去す
る。この後、フォトレジスト膜２５を除去する。
【００４８】これにより、ＴｉＷ膜２１に開口部２１ａ
が形成されて電極パッド１９の上面が露出し、ＴｉＷ膜
２１の残存部分が、電極パッド１９の外縁部及びその近
傍を覆うサイドウォールを構成する。ＴｉＷ膜２１は、
電極パッド１９上の上部２１Ａ及び側部と、ポリイミド
膜１６上の下部２１Ｂとで段差を成している。
【００４９】次いで、１枚のウエハ上に配置された複数
の上記ＬＳＩの電気的特性をダイソートテストし、テス
ト終了後に、ウエハから各ＬＳＩを切り出して半導体チ
ップとする。
【００５０】更に、図９に示すように、切り出された各
ＬＳＩの開口部２１ａ内の電極パッド１９上に、Ｐｂ-
Ｓｎ高融点はんだから成るはんだボール２４を融着さ
せ、３４０℃〜３６５℃の温度下で１０分間リフローさ
せる。このリフロー時に、Ｐｂ-Ｓｎ高融点はんだは、
ＴｉＷ膜２１と濡れ性がないので、サイドウォール（２
１）で囲まれた電極パッド１９の外周面には回り込まな
い。従って、電極パッド１９の外縁部及びその近傍を覆
うサイドウォール（２１）によって、電極パッド１９と
バリヤ膜１８との境界面の端面へのＳｎ成分の拡散を規
制されつつ、電極パッド１９上に表面張力で直径１５０
μｍのサイズに形成される。
【００５１】図１０は、図８に示す半導体装置を模式的
に示す平面図であり、特に、はんだボール形成箇所を拡
大図示したものである。このＬＳＩは、最外周から順
に、正八角形状で段差形状のＴｉＷ膜２１、金属配線層
１５、及び、正八角形状の電極パッド１９を有する。金
属配線層１５の幅Ａが１４０±１０μｍ、上段部２１Ａ
の対向する２辺相互間の距離Ｂが１５５±１０μｍ、開
口部２１ａの対向する２辺相互間の距離Ｃが１３５±１
０μｍ、開口部１８ａの対向する２辺相互間の距離Ｄが
９０±１０μｍ、下段部２１Ｂの対向する２辺相互間の
距離Ｅが１６５±１０μｍに夫々設定されている。
【００５２】ここで、距離Ｃは、はんだボールの大きさ
により適宜決定され、距離Ｄは、はんだボールの保持強
度により適宜決定される。また、距離Ａは、ＬＳＩ製造
工程における電極パッド１９に対する開口部１７（図
９）の位置合わせ精度を考慮して、距離Ｄより少なくと
も位置合わせ精度以上に大きくなるように設定される。
同様に、距離ＢとＥとは、ＬＳＩ製造工程における電極
パッド１９に対するフォトレジスト膜２５の形成精度を
考慮して、電極パッド１９の端面がバリヤ膜２１で確実
に覆われるように、距離Ｄより少なくとも形成精度以上
大きくなるように設定される。また、電極パッド１９、
開口部１７、及びバリヤ膜２１の形状は正八角形に限定
されることなく、正多角形または円形のように、多角形
の角部に応力が集中してはんだボールが剥がれやすくな
ることを防止できる形状であればよい。
【００５３】本実施形態例では、開口部２１ａを有する
サイドウォール（２１）の存在により、Ｐｂ-Ｓｎ高融
点はんだが電極パッド１９とバリヤ膜１８との境界面の
端面部分に回り込まなくなり、はんだボール２４からＳ
ｎ成分が電極パッド１９とバリヤ膜１８との境界面の端
面部分に拡散することがなく、第１実施形態例と同様の
作用効果が得られる。
【００５４】また、本実施形態例では、電極パッド１９
の外縁部の例えば５〜１０（７）μｍの範囲が、図９の
破線で示すようにテーパ状に形成された場合でも、電極
パッド１９の外縁部及びその近傍をＴｉＷ膜２１で完全
に被覆できるので、テーパ状部分からＳｎ成分が拡散し
て上記境界面へ到達する現象を抑止することができる。
【００５５】図１１〜図１７は、本発明の第３実施形態
例におけるＦＣＢＧＡを有する半導体装置の製造過程を
順に示す断面図であり、特に、はんだボール形成箇所を
拡大図示したものである。
【００５６】まず、図１１示すように、半導体基板上に
形成された絶縁膜１１上にアルミニウム層（１５）を形
成し、フォトリソグラフィを用いたエッチングによって
金属配線層１５を得た後に、フォトレジスト膜（図示せ
ず）を除去する。更に、ＣＶＤ法を用いて、厚みが０．
１２μｍのＳｉＯ2膜１２と、厚みが１μｍのＳｉＯＮ
膜１３とをこの順に形成する。
【００５７】次いで、図１２に示すように、フォトレジ
スト膜２６を２．３μｍの厚みに形成し、露光、現像を
行った後に、ＳｉＯＮ膜１３及びＳｉＯ2膜１２をエッ
チングして金属配線層１５を開口部１７から露出させ、
更に、残存するフォトレジスト膜２６を除去する。
【００５８】この後、図１３に示すように、開口部１７
内からＳｉＯＮ膜１３上にかけて、ＴｉＷから成り０．
２μｍの厚みを有するバリヤ膜１８をスパッタリングで
形成し、このバリヤ膜１８上に、Ｃｕ膜からなり厚みが
３μｍの電極パッド１９と、厚みが０．２μｍのＴｉＷ
膜２１とをスパッタリングでこの順に形成する。この際
に、バリヤ膜１８、電極パッド１９及びＴｉＷ膜２１に
は、金属配線層１５、ＳｉＯ2膜１２及びＳｉＯＮ膜１
３の形状に沿った段差が形成される。
【００５９】次いで、ＴｉＷ膜２１上に、マスクとして
フォトレジスト膜２０を２．３μｍの厚みに形成し、Ｈ
2Ｏ2、Ｈ2Ｏを１：２の比率で含有するエッチング液を
用いて、フォトレジスト膜２０の縁部から突出するＴｉ
Ｗ膜２１の部分をエッチングする。更に、Ｈ2ＳＯ4、Ｈ
2Ｏ2、Ｈ2Ｏを１：１：２の比率で含有するエッチング
液を用いて、フォトレジスト膜２０の縁部から突出する
電極パッド１９の部分をエッチングする。引き続き、Ｈ
2Ｏ2、Ｈ2Ｏを１：２の比率で含有するエッチング液を
用いて、フォトレジスト膜２０の縁部から突出するバリ
ヤ膜１８の部分をエッチングする。この後、フォトレジ
スト膜２０を除去する。
【００６０】次いで、図１４に示すように、ＴｉＷ膜２
１の外縁部と、電極パッド１９、バリヤ膜１８及びＳｉ
ＯＮ膜１３の露出面とを覆うように、感光性を有するポ
リイミド膜２３を１μｍの厚みに形成し、このポリイミ
ド膜２３に所定のパターンを露光して現像することで、
ポリイミド膜２３の所定部分に所定サイズの開口部２２
を形成し、この開口部２２からＴｉＷ膜２１の中央部分
を露出させる。更に、ポリイミド膜２３に対し、３８０
℃の温度下で３０分間のベーキングを施す。
【００６１】更に、Ｈ2Ｏ2、Ｈ2Ｏを１：２の比率で含
有するエッチング液を用いて、開口２２内のＴｉＷ膜２
１をウエットエッチングし、図１５に示すように、開口
部２２と同じ形状の開口部２１ａを形成し、この開口部
２１ａから電極パッド１９を露出させる。これにより、
電極パッド１９とバリヤ膜１８との境界面の端面部分
に、開口部２２周囲のポリイミド膜２３と、開口部２１
ａ周囲のＴｉＷ膜２１とから成るサイドウォールが形成
される。
【００６２】ポリイミド膜２３と電極パッド１９との間
にＴｉＷ膜２１が形成されることにより、ポリイミド膜
２３と電極パッド１９との密着性が高まり、電極パッド
１９とバリヤ膜２３との境界面へのＳｎ成分の拡散が効
果的に防止できると共に、水分などの侵入も防止でき
る。
【００６３】次いで、１枚のウエハ上に配置された複数
の上記ＬＳＩの電気的特性をダイソートテストし、テス
ト終了後に、ウエハから各ＬＳＩを切り出して半導体チ
ップとする。
【００６４】更に、図１６に示すように、開口部２２、
２１ａ内に露出した電極パッド１９上に、Ｐｂ-Ｓｎ高
融点はんだから成るはんだボール２４を融着させ、３４
０℃〜３６５℃の温度下で１０分間リフローさせる。こ
のリフロー時に、Ｐｂ-Ｓｎ高融点はんだは、電極パッ
ド１９の周囲のサイドウォール（２１、２３）によって
Ｓｎ成分の拡散が規制されつつ、電極パッド１９上に表
面張力で直径１５０μｍのサイズに形成される。
【００６５】図１７は、図１５に示した半導体装置を模
式的に示す平面図であり、特に、はんだボール形成箇所
を拡大図示したものである。同図において、ＴｉＷ膜２
１と電極パッド１９（バリヤ膜１８）とは夫々正八角形
状に形成される。金属配線層１５の幅Ａが１４０±１０
μｍ、ＴｉＷ膜２１の対向する２辺相互間の距離Ｂが１
５５±１０μｍ、開口部２１ａの対向する２辺相互間の
距離Ｃが１３５±１０μｍ、開口部１８ａの対向する２
辺相互間の距離Ｄが９０±１０μｍに夫々設定されてい
る。
【００６６】ここで、距離Ｃは、はんだボールの大きさ
により適宜決定され、距離Ｄは、はんだボールの保持強
度により適宜決定される。また、距離Ａは、ＬＳＩ製造
工程における電極パッド１９に対する開口部１７（図１
２）の位置合わせ精度を考慮して、距離Ｄより少なくと
も位置合わせ精度以上に大きくなるように設定される。
同様に、距離Ｂは、ＬＳＩ製造工程における電極パッド
１９に対する感光性のポリイミド膜２３の露光位置合わ
せ精度を考慮して、電極パッド１９の端面がポリイミド
膜２３で確実に覆われるように、距離Ｃより少なくとも
位置合わせ精度以上大きくなるように設定される。ま
た、電極パッド１９、開口部１７、及びバリヤ膜２１の
形状は正八角形に限定されることなく、正多角形または
円形のように、多角形の角部に応力が集中してはんだボ
ールが剥がれやすくなることを防止できる形状であれば
よい。
【００６７】また、金属配線層１５の平面形状のサイズ
が大きく形成できる場合には、図１８に示すように、電
極パッド１９の外縁部に段差を形成せず、ＳｉＯＮ膜１
３の上段面に電極パッド１９の端面が位置するように形
成することもできる。
【００６８】本実施形態例では、サイドウォール（２
１、２３）の存在により、はんだボール２４からＳｎ成
分が電極パッド１９とバリヤ膜１８との境界面に端面部
分から拡散することがなく、第１実施形態例と同様の作
用効果が得られる。更に、電極パッド１９の外縁部の例
えば５〜１０μｍの範囲が、図１６の破線のようにテー
パ状に形成された場合でも、電極パッド１９とバリヤ膜
１８との境界面の外縁部（端面部分）をポリイミド膜２
３が完全に被覆するので、Ｓｎ成分の上記境界面への拡
散が一層確実に防止される。
【００６９】なお、本発明の第１〜第３実施形態例で
は、金属配線層１５をアルミニウム又は銅等から成る１
層構造としたが、これに限らず、金属配線層１５を積層
構造にすることができる。この積層構造は、例えば、絶
縁膜１１側から順次に形成する窒化チタン（ＴｉＮ）、
ＡｌＣｕ、Ｔｉ、ＴｉＮで構成することができる。
【００７０】また、はんだ層（２４）と銅層（１９）と
の接触によるはんだの合金化や、Ｓｎ成分の拡散を阻止
するため、双方の層の間にニッケル層を介在させること
が考えられる。しかし、第１〜第３実施形態例では、バ
リヤ膜１８上にニッケル層が存在せず、その分だけ銅製
の電極パッド１９を厚く形成している。これにより、ニ
ッケルに要するスパッタリング、エッチング等の工程を
削減し、設備投資の削減を図っている。例えば、ニッケ
ル層を形成した場合、ニッケルがウエハ裏面やその他の
箇所に付着し、完成後のトランジスタの劣化を招く等の
おそれもあるが、本発明の各実施形態例では、ニッケル
層を設けないことでこれらの問題を解消している。
【００７１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置及びその製造方
法は、上記実施形態例の構成にのみ限定されるものでは
なく、上記実施形態例の構成から種々の修正及び変更を
施した半導体装置及びその製造方法も、本発明の範囲に
含まれる。例えば、以上の実施形態では、電極パッド１
９の形成後、ダイソートテストして、半導体チップに分
離してから、はんだボールを融着する例を示したが、ウ
エハ状態ではんだボールを融着してダイソートテストを
実施した後、半導体チップに分離するようにしてもよ
い。
【００７２】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によると、半導体装置と配線基板と
の熱膨張係数の違いによる応力歪みが作用しても、電極
パッドとバリヤ膜との剥離を防止し、製造歩留りを向上
させ、半導体装置と配線基板との接続信頼性の向上を図
ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例における半導体装置の
製造過程を順に示す断面図。
【図２】第１実施形態例における半導体装置の製造過程
を順に示す断面図。
【図３】第１実施形態例における半導体装置の製造過程
を順に示す断面図。
【図４】第１実施形態例における半導体装置の製造過程
を順に示す断面図。
【図５】第１実施形態例における半導体装置の製造過程
を順に示す断面図。
【図６】第１実施形態例の半導体装置の平面図。
【図７】本発明の第２実施形態例における半導体装置の
製造過程を順に示す断面図。
【図８】第２実施形態例における半導体装置の製造過程
を順に示す断面図。
【図９】第２実施形態例における半導体装置の製造過程
を順に示す断面図。
【図１０】第２実施形態例の半導体装置の平面図。
【図１１】本発明の第３実施形態例における半導体装置
の製造過程を順に示す断面図。
【図１２】第３実施形態例における半導体装置の製造過
程を順に示す断面図。
【図１３】第３実施形態例における半導体装置の製造過
程を順に示す断面図。
【図１４】第３実施形態例における半導体装置の製造過
程を順に示す断面図。
【図１５】第３実施形態例における半導体装置の製造過
程を順に示す断面図。
【図１６】第３実施形態例における半導体装置の製造過
程を順に示す断面図。
【図１７】図１５に示す半導体装置の平面図。
【図１８】第３実施形態例の半導体装置の変形例を示す
断面図。
【図１９】従来の半導体装置のはんだボール形成部を示
す断面図。
【図２０】図１９におけるはんだボール形成部に発生す
る剥離を拡大して示す断面図。
【符号の説明】
１１：絶縁膜 １２：ＳｉＯ2膜（層間絶縁膜） １３：ＳｉＯＮ膜（層間絶縁膜） １５：金属配線層 １６：ポリイミド膜 １７：開口部 １８：バリヤ膜 １９：電極パッド ２０：フォトレジスト膜 ２１、２８：ＴｉＷ膜 ２１ａ、２２、２７：開口部 ２１Ａ：上段部 ２１Ｂ：下段部 ２３：ポリイミド膜 ２４：はんだボール ２５、２６：フォトレジスト膜 ２９：サイドウォール

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたバリヤ膜及び
    Ｃｕを含む電極パッドと、該電極パッド上に形成された
    Ｓｎを含むはんだボールとを備えた半導体装置におい
    て、 前記バリヤ膜と電極パッドとの境界面の端面部分へのＳ
    ｎ成分の拡散を規制するサイドウォールを備えることを
    特徴とする半導体装置。
  2. 【請求項２】 前記半導体基板上に形成され前記バリヤ
    膜に導通する金属配線層と、該金属配線層上に順次に形
    成された層間絶縁膜及びポリイミド膜と、前記層間絶縁
    膜及びポリイミド膜を貫通する開口部とを備え、 前記バリヤ膜が、前記開口部内から前記ポリイミド膜上
    にかけて形成され、前記サイドウォールが、前記ポリイ
    ミド膜上において前記電極パッド及びバリヤ膜の側面を
    被覆するＴｉＷ膜から構成されることを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】 前記ＴｉＷ膜が前記電極パッドの外縁部
    表面を併せて被覆することを特徴とする請求項２に記載
    の半導体装置。
  4. 【請求項４】 前記半導体基板上に形成され前記バリヤ
    膜に導通する金属配線層と、該金属配線層上に形成され
    た層間絶縁膜と、前記層間絶縁膜を貫通する開口部とを
    備え、 前記バリヤ膜が、前記開口部内から前記層間絶縁膜上に
    かけて形成され、前記サイドウォールが、前記層間絶縁
    膜上において前記電極パッド及びバリヤ膜の側面を被覆
    するポリイミド膜を備えることを特徴とする請求項１に
    記載の半導体装置。
  5. 【請求項５】 前記サイドウォールが、前記ポリイミド
    膜と電極パッドとの間にＴｉＷ膜を備えることを特徴と
    する請求項４に記載の半導体装置。
  6. 【請求項６】 前記ポリイミド膜とＴｉＷ膜とを貫通す
    る別の開口部を備え、前記はんだボールが前記別の開口
    部内に形成されることを特徴とする請求項４又は５に記
    載の半導体装置。
  7. 【請求項７】 前記バリヤ膜がＴｉを含むことを特徴と
    する請求項１〜６の何れかに記載の半導体装置。
  8. 【請求項８】 前記はんだボールにより、配線基板の電
    極と該電極に対応する半導体基板の前記電極パッドとが
    接続されることを特徴とする請求項１〜７の何れかに記
    載の半導体装置。
  9. 【請求項９】 半導体基板上に金属配線層を形成する工
    程と、該金属配線層を覆い該金属配線層の一部を露出さ
    せる開口部を有する層間絶縁膜及びポリイミド膜を順次
    に形成する工程と、前記開口部内と前記ポリイミド膜上
    の前記開口部の周囲とにバリヤ膜及び電極パッドを順次
    に形成する工程と、前記ポリイミド膜上に、前記電極パ
    ッド及びバリヤ膜の側面を覆うサイドウォールを形成す
    る工程と、前記電極パッドにはんだボールを形成する工
    程とを順次に有することを特徴とする半導体装置の製造
    方法。
  10. 【請求項１０】 前記サイドウォールがＴｉＷ膜から成
    ることを特徴とする請求項９に記載の半導体装置の製造
    方法。
  11. 【請求項１１】 半導体基板上に金属配線層を形成する
    工程と、該金属配線層を覆い該金属配線層の一部を露出
    させる第１開口部を有する層間絶縁膜を形成する工程
    と、前記第１開口部内と前記層間絶縁膜上の前記第１開
    口部の周囲とにバリヤ膜及び電極パッドを順次に形成す
    る工程と、前記電極パッド上に、該電極パッドの外縁部
    を覆い且つ該電極パッドの中心部分を露出させる第２開
    口部を有するサイドウォールを形成する工程と、前記第
    ２開口部内における前記電極パッドにはんだボールを形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  12. 【請求項１２】 前記サイドウォールがポリイミド膜を
    備えることを特徴とする請求項１１に記載の半導体装置
    の製造方法。
  13. 【請求項１３】 前記サイドウォールが、前記ポリイミ
    ド膜と電極パッドとの間にＴｉＷ膜を備えることを特徴
    とする請求項１２に記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079771A (ja) * 2002-08-19 2004-03-11 Nippon Telegr & Teleph Corp <Ntt> はんだバンプ形成方法
JP2006294761A (ja) * 2005-04-07 2006-10-26 Sharp Corp 半導体装置，電子機器および半導体装置の製造方法
JP2008275456A (ja) * 2007-04-27 2008-11-13 Atago:Kk 濃度測定装置
JP2009004667A (ja) * 2007-06-25 2009-01-08 Canon Inc 半導体装置及びその製造方法
JP2012204391A (ja) * 2011-03-23 2012-10-22 Sony Corp 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
JP2016046454A (ja) * 2014-08-26 2016-04-04 太陽誘電株式会社 薄膜電子部品

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
US6605524B1 (en) * 2001-09-10 2003-08-12 Taiwan Semiconductor Manufacturing Company Bumping process to increase bump height and to create a more robust bump structure
TWI284376B (en) * 2002-02-21 2007-07-21 Advanced Semiconductor Eng Bump manufacturing method
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US6825541B2 (en) * 2002-10-09 2004-11-30 Taiwan Semiconductor Manufacturing Co., Ltd Bump pad design for flip chip bumping
US6951775B2 (en) * 2003-06-28 2005-10-04 International Business Machines Corporation Method for forming interconnects on thin wafers
JP3981089B2 (ja) 2004-02-18 2007-09-26 株式会社東芝 半導体装置とその製造方法
US20060091566A1 (en) * 2004-11-02 2006-05-04 Chin-Tien Yang Bond pad structure for integrated circuit chip
US20070082475A1 (en) * 2005-10-12 2007-04-12 Dongbu Electronics Co., Ltd. Method for forming bonding pad and semiconductor device having the bonding pad formed thereby
US7592710B2 (en) * 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
US20080142968A1 (en) * 2006-12-15 2008-06-19 International Business Machines Corporation Structure for controlled collapse chip connection with a captured pad geometry
US7973418B2 (en) * 2007-04-23 2011-07-05 Flipchip International, Llc Solder bump interconnect for improved mechanical and thermo-mechanical performance
TW200921868A (en) * 2007-11-07 2009-05-16 Advanced Semiconductor Eng Substrate structure
US8319344B2 (en) * 2008-07-14 2012-11-27 Infineon Technologies Ag Electrical device with protruding contact elements and overhang regions over a cavity
US8581423B2 (en) * 2008-11-17 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Double solid metal pad with reduced area
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
EP2409327A1 (de) * 2009-03-20 2012-01-25 Microgan Gmbh Vertikal kontaktiertes elektronisches bauelement sowie verfahren zur herstellung eines solchen
US20110012239A1 (en) * 2009-07-17 2011-01-20 Qualcomm Incorporated Barrier Layer On Polymer Passivation For Integrated Circuit Packaging
DE102009035437B4 (de) * 2009-07-31 2012-09-27 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
TWI523263B (zh) * 2011-02-01 2016-02-21 隆達電子股份有限公司 發光二極體及其製造方法
JP5855361B2 (ja) * 2011-05-31 2016-02-09 三菱電機株式会社 半導体装置
US20130341785A1 (en) * 2012-06-22 2013-12-26 Lei Fu Semiconductor chip with expansive underbump metallization structures
KR20170017359A (ko) 2015-08-06 2017-02-15 김웅 파이프 용접장치
US20170141041A1 (en) * 2015-11-12 2017-05-18 Mediatek Inc. Semiconductor package assembly
CN108122933B (zh) * 2016-11-28 2021-04-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
KR20210051536A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 칩, 및 이를 가지는 반도체 패키지
US11244914B2 (en) * 2020-05-05 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad with enhanced reliability
US11388822B2 (en) * 2020-08-28 2022-07-12 Applied Materials, Inc. Methods for improved polymer-copper adhesion

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5790963A (en) * 1980-11-27 1982-06-05 Seiko Epson Corp Manufacture of semiconductor device
US5136364A (en) * 1991-06-12 1992-08-04 National Semiconductor Corporation Semiconductor die sealing
JP3182891B2 (ja) * 1992-07-03 2001-07-03 セイコーエプソン株式会社 半導体装置
JP3361881B2 (ja) * 1994-04-28 2003-01-07 株式会社東芝 半導体装置とその製造方法
JP3238011B2 (ja) 1994-07-27 2001-12-10 株式会社東芝 半導体装置
JP3321351B2 (ja) 1996-01-18 2002-09-03 東芝マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP3373752B2 (ja) 1997-03-18 2003-02-04 株式会社東芝 半導体装置
JP2976955B2 (ja) 1997-12-19 1999-11-10 日本電気株式会社 半導体装置の製造方法
US6107170A (en) * 1998-07-24 2000-08-22 Smi Corporation Silicon sensor contact with platinum silicide, titanium/tungsten and gold
US6187680B1 (en) * 1998-10-07 2001-02-13 International Business Machines Corporation Method/structure for creating aluminum wirebound pad on copper BEOL
JP2000299337A (ja) 1999-04-13 2000-10-24 Fujitsu Ltd 半導体装置及びその製造方法
US6133136A (en) * 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079771A (ja) * 2002-08-19 2004-03-11 Nippon Telegr & Teleph Corp <Ntt> はんだバンプ形成方法
JP2006294761A (ja) * 2005-04-07 2006-10-26 Sharp Corp 半導体装置，電子機器および半導体装置の製造方法
JP4722532B2 (ja) * 2005-04-07 2011-07-13 シャープ株式会社 半導体装置，電子機器および半導体装置の製造方法
JP2008275456A (ja) * 2007-04-27 2008-11-13 Atago:Kk 濃度測定装置
JP2009004667A (ja) * 2007-06-25 2009-01-08 Canon Inc 半導体装置及びその製造方法
JP2012204391A (ja) * 2011-03-23 2012-10-22 Sony Corp 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
JP2016046454A (ja) * 2014-08-26 2016-04-04 太陽誘電株式会社 薄膜電子部品

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