JP2009004667A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】バンプ形状が小さくても接合後の密着強度及び電気信頼性が高い半導体装置を提供する。
【解決手段】接続用電極２を有し、接続用電極２の上に第１金属膜４と第２金属膜５と電気接続突起１０を設けた半導体基板１において、電気接続突起１０の外周部に隣接するように、金属保護層６を設ける。電気接続突起１０に配線基板２０を接合すると、これによって変形した電気接続突起１０である変形電気接続突起１０ａは金属保護層６の表面に密着して、接合後の密着強度及び電気信頼性を向上させる。レジストを保護層とする場合のように硬化処理を必要とせず、パターニングも簡単である。
【選択図】図１
【解決手段】接続用電極２を有し、接続用電極２の上に第１金属膜４と第２金属膜５と電気接続突起１０を設けた半導体基板１において、電気接続突起１０の外周部に隣接するように、金属保護層６を設ける。電気接続突起１０に配線基板２０を接合すると、これによって変形した電気接続突起１０である変形電気接続突起１０ａは金属保護層６の表面に密着して、接合後の密着強度及び電気信頼性を向上させる。レジストを保護層とする場合のように硬化処理を必要とせず、パターニングも簡単である。
【選択図】図１
Description
本発明は、特に実装面積が少ない半導体チップやＭＥＭＳ基板を支持基板に実装する実装構造を有する半導体装置及びその製造方法に関するものである。
電子機器の小型化に伴って、フリップチップ構造のチップサイズと同程度のサイズの小型の半導体パッケージの使用が試みられている。そのような小型半導体パッケージには多数の電子回路が集積されているので、接続端子も多数必要になる。その一方で、小型ゆえに、そのような接続端子を設けるスペースが不足するという問題に遭遇する。そのような小型半導体パッケージにおいては、従来のＤＩＰなどの接続端子を適用することができない。
この問題を克服する一手法として、半導体チップの底面（表面）に、微小な突起電極（バンプ）を多数形成する一方、配線基板にも多数のバンプに対応する位置に多数の電極を形成する。そして、配線基板の電極と半導体チップに形成したバンプとを直接接合するフリップチップ実装が試みられている。このようなフリップチップ実装によれば、限られたスペースの半導体チップの底面にも多数のバンプを形成することができるという利点がある。
また、ＭＥＭＳの多機能化と小型軽量化にともなって、素子自体をベース基板である配線基板やインターポーザー等に電気接続するために使える実装面積が少ないため、バンプのサイズを小さくしたり、配線を引き回して実装する再配線の必要性が高まっている。
これに対応する従来例としては、例えば、特許文献１に開示されたように、バンプ電極と接して形成されている金属膜の側方で、かつこの金属膜より下側の金属膜上に、樹脂からなる永久レジスト層が形成されている構成が知られている。
また、特許文献２では、第３層配線上に、第１パッド部ＰＡＤ１から第２パッド部ＰＡＤ２まで延在する再配線を形成し、再配線の露出表面を不動体化して再配線の表面に不活性層を形成し、金膜及び半田バンプ電極を形成することが提案されている。
しかしながら、上記従来例では以下のような欠点があった。特許文献１の構成では、樹脂からなる永久レジスト層は、圧接接続や超音波接続等の電気接続を行う時に、バンプ形状が塑性変形して広がり接触面積の増加が見られる。しかし、永久レジスト層とバンプとの接続は困難であり接続面積が変わらないため、密着強度と電気的信頼性のさらなる向上が期待できない。
また、特許文献２に開示された構成は、接合時に物理的な作用により、バンプが広がり再配線表面上で接地面積が増加しても、表面に不活性層を形成してしまう。このため、再配線表面上で接点を圧接する電気検査を行うと打痕によるダメージが発生してしまい、電気抵抗値が変動してしまう。
本発明は、バンプ形状が小さくても接合後の密着強度及び電気信頼性が高く、しかも、接点を圧接する電気検査時の電気抵抗値の変動を抑えて、強度の高い配線構造を実現できる半導体装置及びその製造方法を提供することを目的とするものである。
上記の目的を達成するため、本発明の半導体装置は、半導体素子を有する半導体基板と、前記半導体基板の表面に形成されて前記半導体素子と電気接続する接続用電極と、前記接続用電極の上に形成された金属膜と、前記金属膜上に形成された電気接続突起と、を備えており、前記金属膜上には、前記電気接続突起の外周部に隣接するように、前記金属膜とは異なる金属からなる金属保護層が設けられていることを特徴とする。
本発明の半導体装置の製造方法は、半導体素子及び接続用電極が形成された半導体基板上に、金属膜と、前記金属膜とは異なる金属からなる金属保護層とを順次形成する工程と、前記金属保護層に、電気接続突起の形状を有する開口をエッチングによって形成する工程と、前記金属保護層の前記開口に、前記電気接続突起を形成する工程と、を有することを特徴とする。
電気接続突起の外周に金属の電気接続突起と接合しやすい金属保護層を設けることで、バンプ形状が小さくても、配線基板を接合後の密着強度及び電気信頼性の高い半導体装置を提供することができる。
電気接続突起が金属保護層の表面で接地することで、接点を圧接する電気検査時の電気抵抗値の変動を抑えることができる。
本発明を実施するための最良の形態を図面に基づいて説明する。
図１は、実施例１による半導体装置を示すもので、（ａ）は配線基板と接合する前の半導体基板を示す断面図、（ｂ）は接合後の状態を示す断面図である。半導体素子及び配線等が形成された半導体基板１の表面には、半導体素子外部と電気接続をするためにアルミニウムや銅を主成分とした接続用電極２が設けられている。この接続用電極２は外周を保護膜３で被覆されており、半導体素子の外部と電気接続する部分を開口しており、接続用電極２と周辺の保護膜３上には略同一形状の第１金属膜４及び第２金属膜５が積層されている。さらに、第２金属膜５には電気接続突起１０が形成され、電気接続突起１０を除く第２金属膜５の上に電気接続突起１０の外周部に隣接するように金属保護層６が設けられている。
保護膜３としては窒化シリコン及び酸化シリコンを積層した構成や、単層の構成を用いることが可能であり、この他半導体で用いるパッシべーション膜として知られるものを用いることができる。
第１金属膜４の材質としては、例えばタンタル、窒化タンタル、チタン、窒化チタン、チタン−タングステン合金、クロム、ニッケル等を用いることができ、接続用電極２との接触抵抗値の増加を低減することができる。さらには、接続用電極２と保護膜３との密着性を向上させ、さらには接続用電極２と第２金属膜５との間で金属拡散の発生を防ぐバリア膜として用いることができる。
第２金属膜５の材質としては、例えば、銅、銀、金の単体又は合金を用いることが可能であり、電気接続突起１０をめっき成長により形成する時の陰極としても作用する。
電気接続突起１０の材質としては、例えば金、銀、銅、コバルト、スズ、インジウム等を用いることが可能で、接合方法により適宜選択される。また、後述するように、金属保護層６の表面と電気接続突起１０の側壁面との角度が９０度以上で配線基板２０と接合することが必要なため、より好ましくは純度が９９．８％以上の電解金めっきを用いる。
金属保護層６の材質としては、例えば、チタン、ニッケル、クロム、タンタル等を用いるが、第２金属膜（金属膜）５とは異なる金属であって、電気接続突起１０を圧接した時に導電性を有するものであれば材質を限定されるものではない。
図１の（ｂ）は、配線基板２０と接合後の半導体装置の断面を示す。配線基板２０には配線２１が設けられており、この配線２１と半導体基板１の表面に設けられた接続用電極２との間に、接合によって変形した電気接続突起１０である変形電気接続突起１０ａが配置されている。配線２１と接続用電極２とは変形電気接続突起１０ａと第１金属膜４並びに第２金属膜５を介して電気的に接続されている。
ここで、変形電気接続突起１０ａは、半導体基板上に設けられた第２金属膜５と金属保護層６とに接触して接合された構成となっており、金属保護層６の表面と変形電気接続突起１０ａの側壁面との角度が９０度以上で接合することが好ましい。
このことにより、変形電気接続突起１０ａが金属保護層６に電気接地している面積が多くなり、接合後の電気的信頼性を向上できる。また、変形電気接続突起１０ａの金属接合面積が増えることにより、密着強度を向上させることが可能であり、半導体装置の小型化やＭＥＭＳの実装で実装面積が少ない時に良好な構成となっている。
配線基板２０の材質としては、フレキシブル配線板、ガラスエポキシ基板、ガラス基板、セラミック基板、シリコン基板、絶縁被覆金属基板等を用いることができる。
次に、配線基板２０の配線２１の材質としては、例えば、金、銀、銅、アルミニウム、タングステン、ニッケル等が挙げられる。これらの材料は、接合時のぬれ性、硬度、配線抵抗、製造上の制約等を考慮して、単層またはこれらの材料の組み合わせによる積層や合金層などを適宜用いることができる。また、配線幅としては変形電気接続突起１０ａが接している面より、充分広いことが好ましい。
本実施例は、半導体素子と電気的に接続する接続用電極２と、接続用電極２の上に形成された金属膜４、５と、第２金属膜５の上に形成された電気接続突起１０と、を備えた半導体基板１を有する。配線基板２０は、電気接続突起１０により半導体基板１に電気接続される配線２１を有する。金属膜５の、電気接続突起１０に隣接する部位には、金属膜５とは異なる金属からなる金属保護層６が設けられており、電気接続突起１０は、金属保護層６を覆うように変形して、配線基板２０と電気接続されている。
本実施例の半導体装置の製造方法は、図２の（ａ）に示すように、半導体素子及び接続用電極２が形成された半導体基板１の表面に、（ｂ）に示すように、第１、第２の金属膜４、５と、金属膜５とは異なる金属からなる金属保護層６とを順次形成する。そして、図２の（ｃ）、（ｄ）に示すように、金属保護層６に、フォトレジスト法によるマスクＲを用いて、電気接続突起１０の形状を有する開口をエッチングによって形成する。
次に、図２の（ｅ）に示すように、金属保護層６の開口に電気接続突起６を形成し、（ｆ）、（ｇ）に示すように、エッチングレジストＥを用いて、金属保護層６と、金属膜４、５とをパターニングする。
図３は、実施例１の変形例を示すもので、（ａ）は配線基板と接合する前の半導体基板を示す断面図、（ｂ）は接合後の状態を示す断面図である。第２金属膜５に形成された電気接続突起１０と金属保護層６との間に密着層６ａが介在する構成となっている点のみが実施例１と異なる。
密着層６ａの材質としては、金属、酸化物、窒化物、硼化物、有機材料等を用いることが可能であり、電気接続突起１０の材質と相互拡散性、表面ぬれ性等が良好なものであれば限定されるものではない。密着層６ａの形成方法としては、金属保護層６の表面に密着向上膜を成膜した後に、フォトリソグラフィー法によりパターニングしたマスクを介してエッチングを行う。この他の方法としては、プラズマ処理、化成処理、陽極酸化処理等を用いて、金属保護層６の表面に、金属保護層材料の酸化物、窒化物等の密着層６ａを形成する方法がある。
図３の（ｂ）に示すように、接合後の変形電気接続突起１０ａと半導体基板１との間に密着層６ａを設け、さらに変形電気接続突起１０ａと金属保護層６とを接触させた構成となっている。
変形電気接続突起１０ａの金属接合面積が増えることにより、密着強度を向上させることが可能であり、さらには、密着層６ａを介して接合を行うことでより強固な密着強度が得られる。ここで得られた高い密着強度を有する構成は、半導体装置の小型化やＭＥＭＳの実装で実装面積が少ない時に良好な構成となっている。
（実験例１）
半導体工程を経てアルミニウム−銅合金配線と保護膜として窒化シリコンとが設けられており、この保護膜を３０μｍ×３０μｍに開口しアルミニウム−銅合金配線が露出した接続用電極が設けられた半導体基板を用いた。
半導体工程を経てアルミニウム−銅合金配線と保護膜として窒化シリコンとが設けられており、この保護膜を３０μｍ×３０μｍに開口しアルミニウム−銅合金配線が露出した接続用電極が設けられた半導体基板を用いた。
この半導体基板の表面に第１金属膜としてチタン−タングステン合金５００Å、第２金属膜として金１５００Å、金属保護層としてチタン１０００Åをスパッタ法により成膜した。この後、接続用電極の直上に電気接続突起を形成できるように、フォトレジスト法によりマスクを形成した。次に、電気接続突起を形成する部分の金属保護層（チタン）をウエットエッチング法により除去し、電解めっき法により厚み１５μｍの金めっきの電気接続突起を形成しマスクを除去した。次に、電気接続突起とこの外周の金属保護膜の領域にフォトレジスト法によりマスクを形成した後に、ウエットエッチング法により金属保護層（チタン）、第２金属膜（金）、第１金属膜（チタン−タングステン合金）を順次除去した。次に、マスクの除去とダイシング工程を経ることにより図１の構成を有する半導体チップ（半導体基板）を得た。
次に、この半導体チップに形成された電気接続突起と、線幅６５μｍの銅配線が形成されているアルミナ製の配線基板とを、周波数２５ｋＨｚの超音波で振動接合することにより半導体装置を作成した。
この構成により、接合後の密着強度と電気信頼性の高い半導体装置が得られた。
図４は、実施例２による半導体装置を示すもので、（ａ）は配線基板と接合する前の半導体基板を示す断面図、（ｂ）は接合後の状態を示す断面図である。また、図５は、接合前の半導体基板を示す平面図である。半導体素子及び配線等が形成された半導体基板１には、接続用電極２が設けられており、半導体素子の外部と電気接続する開口部分を除いた外周を保護膜３で被覆されている。
接続用電極２と周辺の保護膜３上には略同一形状の第１金属膜４及び第２金属膜５が積層されており、第２金属膜５より小さい線幅の電気配線層７が第２金属膜５上に形成されている。
さらに、電気配線層７の上には電気接続突起１０が接続用電極２の直上とは異なる位置に配置され、電気接続突起１０を除く電気配線層７の上に金属保護層６を設けた構成となっている。
電気配線層７は、接続用電極２の直上でない所に、電気接続突起１０が設けられており、いわゆる再配線層として適宜用いることができる。この再配線層を用いることで、接続用電極２を設ける位置の自由度が高くなり、半導体素子を小さくし、接続用電極２のピッチを縮小することが可能である。
図４の（ｂ）は、配線基板２０を接合した後の半導体装置を示す。配線基板２０には配線２１が設けられており、この配線２１と半導体基板１の、接続用電極２とは異なる所に配置した電気配線層７との間に、変形電気接続突起１０ａが配置されている。配線２１と接続用電極２とは変形電気接続突起１０ａと電気配線層７、第１金属膜４及び第２金属膜５を介して電気的に接続されている。
変形電気接続突起１０ａは、半導体基板１に設けられた電気配線層７及び金属保護層６に接触して接合された構成となっており、金属保護層６の表面と変形電気接続突起１０ａの側壁面との角度が９０度以上で接合することが好ましい。このことにより、変形電気接続突起１０ａが金属保護層６に電気接地している面積が多くなり、接合後の電気的信頼性を向上できる。
図６は、実施例２の変形例を示すもので、（ａ）は配線基板と接合する前の半導体基板を示す断面図、（ｂ）は接合後の状態を示す断面図である。電気接続突起１０と金属保護層６との間に密着層６ａを介在させた点のみが実施例２と異なっている。配線基板２０と接合後の変形電気接続突起１０ａは、金属保護層６と密着層６ａとに接合する構成となっている。
変形電気接続突起１０ａと配線基板２０との金属接合面積が増えることにより、密着強度を向上させることが可能であり、さらには、密着層６ａを介して接合を行うことでより強固な密着強度が得られる。
（実験例２）
実験例１と同様に、３０μｍ×３０μｍに開口したアルミニウム−銅合金の接続用電極が設けられた半導体基板を用いた。この半導体基板の表面に第１金属膜としてチタン−タングステン合金５００Å、第２金属膜として金１５００Åをスパッタ法により成膜した後、接続用電極の直上を含む電気配線層を形成できるように、フォトレジスト法によりマスクを形成した。次に、電解めっき法により厚み５μｍの金めっきの電気配線層を形成しマスクを除去した後に、金属保護層としてチタン１０００Åをスパッタ法により成膜し、接続用電極と異なる位置に電気接続突起を形成できるように、フォトレジスト法によりマスクを形成した。次に、電気接続突起を形成する部分の金属保護層（チタン）をウエットエッチング法により除去し、電解めっき法により厚み１５μｍの金めっきの電気接続突起を形成しマスクを除去した。次に、電気接続突起及び電気配線層上の金属保護膜（チタン）とこの外周の金属保護膜（チタン）との領域をフォトレジスト法によりマスクを形成した。
実験例１と同様に、３０μｍ×３０μｍに開口したアルミニウム−銅合金の接続用電極が設けられた半導体基板を用いた。この半導体基板の表面に第１金属膜としてチタン−タングステン合金５００Å、第２金属膜として金１５００Åをスパッタ法により成膜した後、接続用電極の直上を含む電気配線層を形成できるように、フォトレジスト法によりマスクを形成した。次に、電解めっき法により厚み５μｍの金めっきの電気配線層を形成しマスクを除去した後に、金属保護層としてチタン１０００Åをスパッタ法により成膜し、接続用電極と異なる位置に電気接続突起を形成できるように、フォトレジスト法によりマスクを形成した。次に、電気接続突起を形成する部分の金属保護層（チタン）をウエットエッチング法により除去し、電解めっき法により厚み１５μｍの金めっきの電気接続突起を形成しマスクを除去した。次に、電気接続突起及び電気配線層上の金属保護膜（チタン）とこの外周の金属保護膜（チタン）との領域をフォトレジスト法によりマスクを形成した。
次に、ウエットエッチング法により金属保護層（チタン）、第２金属膜（金）、第１金属膜（チタン−タングステン合金）を順次除去した。次に、マスクの除去とダイシング工程を経ることにより半導体チップを得た。次に、配線基板を振動接合することにより半導体装置を形成した。
この構成により、接合後の密着強度が高く電気信頼性の高い半導体装置が得られた。
図７は、実施例３による半導体装置を示すもので、（ａ）は配線基板と接合する前の半導体基板を示す断面図、（ｂ）は接合後の状態を示す断面図である。また、図８は、接合前の半導体基板を示す平面図である。半導体素子及び配線等が形成された半導体基板１には、接続用電極２が設けられ、半導体素子の外部と電気接続する開口部分を除いた外周を保護膜３で被覆されている。その上に、略同一形状の第１金属膜４及び第２金属膜５が積層され、さらに、第２金属膜５より小さい線幅の電気配線層７が第２金属膜５上に形成されている。電気配線層７の上には電気接続突起１０が接続用電極２の直上とは異なる位置に配置され、電気配線層７を除く第２金属膜５及び電気配線層７の一部に金属保護層６を設けた構成となっている。
ここで、電気配線層７の一部に金属保護層６を設けることにより、電気配線層７で電気検査を行う時に発生する打痕によるダメージを低減でき、特に、電気配線層７の線幅や厚みが小さい時に有効であり、電気信頼性を確保することが可能となる。
図７の（ｂ）は、配線基板２０を接合後の半導体装置の断面を示す。配線基板２０には配線２１が設けられており、この配線２１と、半導体基板１の接続用電極２とは異なる所に配置され、接合によって変形した電気配線層７である変形電気配線層７ａとの間に、変形電気接続突起１０ａが配置されている。配線２１と接続用電極２とは、変形電気接続突起１０ａ、変形電気配線層７ａ、第１金属膜４及び第２金属膜５を介して電気的に接続されている。
ここで、変形電気接続突起１０ａは、変形電気配線層７ａに接合し、さらに変形電気配線層７ａは金属保護層６に接合された構成となっている。この金属保護層６と変形電気配線層７ａの側壁面との角度が９０度以上で接合することが好ましい。このことにより、変形電気接続突起１０ａが変形電気配線層７ａに電気接地している面積と、変形電気配線層７ａが金属保護層６に電気接地している面積とが多くなり、接続後の電気的信頼性を向上できる。
図９は、実施例３の変形例を示すもので、（ａ）は配線基板と接合する前の半導体基板を示す断面図、（ｂ）は接合後の状態を示す断面図である。接続用電極２の直上とは異なる位置に電気接続突起１０が電気配線層７及び密着層６ａと接して配置され、電気配線層７の一部及び電気配線層７を除く第２金属膜上に金属保護層６を設けた構成となっている。
図９の（ｂ）に示すように、配線基板２０と接合後の半導体装置においては、変形電気接続突起１０ａと変形電気配線層７ａとを接合させ、さらに金属保護層６と変形電気配線層７ａとを密着層６ａを介して接合させた構成となっている。
（実験例３）
実験例１と同様に、３０μｍ×３０μｍに開口したアルミニウム−銅合金の接続用電極が設けられた半導体基板を用いた。この半導体基板の表面に第１金属膜としてチタン−タングステン合金５００Å、第２金属膜として金１５００Å、金属保護層としてチタン１０００Åをスパッタ法により成膜した。次に、接続用電極の直上を含む電気配線層を形成できるように、フォトレジスト法によりマスクを形成した。次に、電気配線層を形成する部分の金属保護層（チタン）をウエットエッチング法により除去し、電解めっき法により厚み５μｍの金めっきの電気配線層を形成しマスクを除去した。
実験例１と同様に、３０μｍ×３０μｍに開口したアルミニウム−銅合金の接続用電極が設けられた半導体基板を用いた。この半導体基板の表面に第１金属膜としてチタン−タングステン合金５００Å、第２金属膜として金１５００Å、金属保護層としてチタン１０００Åをスパッタ法により成膜した。次に、接続用電極の直上を含む電気配線層を形成できるように、フォトレジスト法によりマスクを形成した。次に、電気配線層を形成する部分の金属保護層（チタン）をウエットエッチング法により除去し、電解めっき法により厚み５μｍの金めっきの電気配線層を形成しマスクを除去した。
次に、金属保護層としてチタン５００Åをスパッタ法により成膜し、接続用電極と異なる位置に電気接続突起を形成できるように、フォトレジスト法によりマスクを形成した。次に、電気接続突起を形成する部分の金属保護層（チタン）をウエットエッチング法により除去し、電解めっき法により厚み１５μｍの金めっき電気接続突起を形成しマスクを除去した。次に、接続用電極直上の部分を除いた配線層上の金属保護層（チタン）を除去できるように、フォトレジスト法によりマスクを形成し、ウエットエッチング法により除去した。次に、電気接続突起及び電気配線層並びに電気配線層上の金属保護膜（チタン）とこの外周の金属保護膜（チタン）との領域をフォトレジスト法によりマスクを形成した。次に、ウエットエッチング法により金属保護層（チタン）、第２金属膜（金）、第１金属膜（チタン−タングステン合金）を順次除去し、マスクの除去とダイシング工程を経ることにより半導体チップを得た。
次に、配線基板を振動接合することにより半導体装置を作成した。
この構成により、接合後の密着強度が高く、電気信頼性が高く、電気抵抗値の変動を抑えた、機械強度の高い配線を有する半導体装置が得られた。
１ 半導体基板
２ 接続用電極
３ 保護膜
４ 第１金属膜
５ 第２金属膜
６ 金属保護層
６ａ 密着層
７ 電気配線層
１０ 電気接続突起
１０ａ 変形電気接続突起
２０ 配線基板
２１ 配線
２ 接続用電極
３ 保護膜
４ 第１金属膜
５ 第２金属膜
６ 金属保護層
６ａ 密着層
７ 電気配線層
１０ 電気接続突起
１０ａ 変形電気接続突起
２０ 配線基板
２１ 配線
Claims (6)
- 半導体素子を有する半導体基板と、
前記半導体基板の表面に形成されて前記半導体素子と電気接続する接続用電極と、
前記接続用電極の上に形成された金属膜と、
前記金属膜上に形成された電気接続突起と、を備えており、
前記金属膜上には、前記電気接続突起の外周部に隣接するように、前記金属膜とは異なる金属からなる金属保護層が設けられていることを特徴とする半導体装置。 - 前記電気接続突起と前記金属膜の間に、電気配線層が配置されていることを特徴とする請求項１記載の半導体装置。
- 前記電気接続突起と前記金属保護層との間に密着層が介在することを特徴とする請求項１又は２記載の半導体装置。
- 半導体素子と、前記半導体素子と電気的に接続する接続用電極と、前記接続用電極の上に形成された金属膜と、前記金属膜上に形成された電気接続突起と、を備えた半導体基板と、
前記電気接続突起により前記半導体基板に電気接続される配線基板と、を備え、
前記半導体基板の前記金属膜上には、前記電気接続突起の外周部に隣接するように、前記金属膜とは異なる金属からなる金属保護層が設けられており、前記電気接続突起は、前記金属保護層を覆うように変形して、前記配線基板と接合されていることを特徴とする半導体装置。 - 半導体素子及び接続用電極が形成された半導体基板上に、金属膜と、前記金属膜とは異なる金属からなる金属保護層とを順次形成する工程と、
前記金属保護層に、電気接続突起の形状を有する開口をエッチングによって形成する工程と、
前記金属保護層の前記開口に、前記電気接続突起を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記金属保護層を覆うように、前記電気接続突起を変形させながら、前記電気接続突起に配線基板を接合する工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
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| JPS57139942A (en) * | 1981-02-23 | 1982-08-30 | Seiko Instr & Electronics Ltd | Manufacture of semiconductor device |
| JPH01255252A (ja) * | 1988-04-05 | 1989-10-12 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH1041307A (ja) * | 1996-07-17 | 1998-02-13 | Casio Comput Co Ltd | 突起電極の構造及びその形成方法 |
| JP2001068495A (ja) * | 1999-08-27 | 2001-03-16 | Nec Corp | 半導体装置及びその製造方法 |
| JP2004502294A (ja) * | 2000-03-09 | 2004-01-22 | エイチアールエル ラボラトリーズ，エルエルシー | 精密な電気めっきはんだバンプおよびその形成方法 |
| JP2004214345A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57139942A (en) * | 1981-02-23 | 1982-08-30 | Seiko Instr & Electronics Ltd | Manufacture of semiconductor device |
| JPH01255252A (ja) * | 1988-04-05 | 1989-10-12 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH1041307A (ja) * | 1996-07-17 | 1998-02-13 | Casio Comput Co Ltd | 突起電極の構造及びその形成方法 |
| JP2001068495A (ja) * | 1999-08-27 | 2001-03-16 | Nec Corp | 半導体装置及びその製造方法 |
| JP2004502294A (ja) * | 2000-03-09 | 2004-01-22 | エイチアールエル ラボラトリーズ，エルエルシー | 精密な電気めっきはんだバンプおよびその形成方法 |
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