KR100376357B1 - 반도체장치 - Google Patents

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KR100376357B1
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쯔보이아쯔시
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엔이씨 일렉트로닉스 코포레이션
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Abstract

배리어막, 전극 패드 및 상기 전극 패드상에 형성된 솔더 볼(solder ball)을 포함하는 반도체 장치에서, 상기 전극 패드는 배리어막과 전극 패드 사이의 경계면으로부터 상기 솔더 볼을 분리시키는 측벽막에 의해 배리어로부터 박리가 방지된다.

Description

반도체장치{semiconductor device}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히, 전극 패드상에 형성된 솔더 볼을 포함하는 반도체장치 및 그 제조방법에 관한 것이다.
근년에, 휴대전화나 노트북형 퍼스널 컴퓨터와 같이 전자기기의 소형화, 저가격화가 진전되어, 이들 전자기기에 내장되는 대규모반도체집적회로 등의 반도체장치(이하, LSI라고 부른다)도 더한층의 소형화 및 저가격화가 요구되고 있는 실정이다.
상기와 같은 요구에 대응하기 위해, LSI상의 복수의 전극 패드에 솔더 볼을 고착하고, 대응하는 배선기판의 전극에 솔더 볼을 직접 접속함에 의해, LSI를 배선기판에 전기적 또한 기계적으로 결합하는 플립 칩 볼 그리드 어레이(flip chip ball grid array(FCBGA))방식이 출현하고 있다. 이 방식을 채용한 LSI에서는 전극 패드에 대한 솔더 볼의 친화성을 향상시키고, 접속을 양호하게 하기 위해, 전극 패드 표면을 구리(Cu)로 형성한다.
FCBGA방식의 종래의 반도체장치는 특개평 10-261642호공보에 기재되어 있다. 도 19는 상기 공보에 기재된 반도체장치의 솔더 볼 형성부를 확대하여 도시하는 단면도이다.
상기 반도체장치는 반도체기판(31)상에 형성된 본딩 패드(41)와, 본딩 패드(41)의 주위에 형성된 패시베이션막(33)과, 패시베이션막(33) 및 본딩 패드(41)상에 형성된 배리어막(38)과, 배리어막(38)과 같은 평면형상으로 상기 배리어막(38)상에 형성된 전극 패드(39)와, 전극 패드(39)상에 고착된 솔더 볼(34)을구비한다. 배리어막(38)은 Ti, TiW, Cr, TiN으로 구성되고, 전극 패드(39)는 상기 이유 때문에 Cu로서 형성된다.
상기 종래의 반도체장치의 제조방법에서는 솔더 볼(34)이 리플로되어 표면장력으로 전극 패드(39)상에 개략 구형상으로 고착될 때에 전극 패드(39)의 전체를 덮으면서 배리어막(38)의 외부 엣지부에서 멈추기 때문에 전극 패드(39) 및 배리어막(38)의 쌍방의 외부 엣지부에 솔더 볼(34)이 접한다. 즉, 땜납이 Cu와의 습성(wettability)이 좋고, Ti(Titanium)와의 습성이 나쁘기 때문에 Cu로 이루어진 전극 패드(39)의 측면까지 땜납이 돌아 들어가고, Cu로 이루어진 전극 패드(39)와 Ti로 이루어진 배리어막(38) 사이의 경계부분에서 땜납의 돌아들어감이 멈춘다.
땜납을 리플로할 때의 가열에 의해, 솔더 볼(34)에 함유되는 주석(Sn)(43)이 도 20에 도시하는 바와 같이 솔더 볼(34)과 전극 패드(39)가 접하는 면에서 Sn 원자(43)가 열확산하여, 전극 패드(39) 내로 이동한다. 이 때, 전극 패드(39)와 배리어막(38) 사이의 경계면에서의 Sn 원자(43)의 이동량은 솔더 볼(34)과 경계면에서의 이동량보다 커서, 전극 패드(39)의 측면보다 더 내부까지 Sn 원자(43)가 이동하고 있는 것을 발명자는 발견하였다.
또한, 전극 패드(39)를 에칭 등에 의해 패턴을 형성할 때, 외부 엣지부가 수직이 아니라 비스듬하게 되는 일이 있다. 도 19의 당접부분의 확대도인 도 20의 파선으로 도시하는 바와 같이 전극 패드(39)의 외부 엣지부가 테이퍼모양으로 형성되어 있으면, Sn성분이 전극 패드(39)의 테이퍼부분으로부터 Sn 원자(43)가 열확산하여, 전극 패드(39)와 배리어막(38) 사이의 경계면에 Sn 원자(43)가 도달하기 쉽게된다.
이상과 같은 이유에 의해, 전극 패드(39)와 배리어막(38) 사이의 경계면에 Sn 원자(43)가 존재하면, 전극 패드(39) 및 배리어막(38)과의 밀착력을 저하시키는 것도 발명자는 발견하였다.
일반적으로, 솔더 볼은 355℃ 내지 365℃로 배선기판(도시하지 않음)에 리플로되어 고착된다. 이 때에 반도체기판을 포함하는 반도체 칩과 배선기판과의 열팽창계수의 차이에 의해 응력변형 발생한다. 이 때, 상기 밀착력의 저하가 있으면, 도 20에 도시하는 바와 같이 전극 패드(39)와 배리어막(38) 사이의 경계면에 박리(42)가 발생한다. 박리(42)가 계기가 되어, 솔더 볼(34)이 벗겨져 도통 불량이 되고, 혹은 전기 저항이 증가하고, 제조 수율 저하의 원인이 된다.
본 발명은 상기의 문제점을 감안하여, 반도체장치와 배선기판과의 열팽창계수의 차이에 의한 응력변형이 솔더 볼에 작용하여도, 전극 패드와 배리어막과의 박리를 방지하고, 제조 수율을 향상시켜, 반도체장치와 배선기판과의 접속 신뢰성의 향상을 꾀할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.상기 목적을 달성하기 위해서, 본 발명의 제 1의 양상에 따르면, 배리어막, 배리어막을 직접 접속하는 전극 패드, 전극 패드를 직접 접속하는 솔더볼, 및 배리어막과 전극 패드 사이의 경계로부터 솔더볼을 분리하는 측벽막을 포함하는 반도체 장치를 제공한다.본 발명의 제 2의 양상에 따르면, 배선층, 배선층 상의 절연층, 배선층의 상부 표면을 노출시키기 위해 절연층에 형성된 개구, 절연층 상 및 개구의 내부 표면 상에 형성된 배리어막, 배리어막 상에 형성된 전극 패드, 배리어막과 전극 패드 사이의 경계를 피복하는 전극 패드의 측면 및 배리어막의 측면 상에 형성된 측벽막, 및 전극 패드 상에 형성된 솔더볼을 포함하는 반도체 장치를 제공한다.본 발명의 제 3의 양상에 따르면, 배선층 상에 절연층을 형성하는 단계, 배선층의 상부 표면을 노출하는 개구를 절연층에 형성하는 단계, 절연층 상 및 개구의 내부 표면 상에 제 1의 도전막을 형성하는 단계, 제 1의 도전막 상에 제 2의 도전막을 형성하는 단계, 배리어막 상에 전극 패드를 형성하고 배선층 상에 배리어막을 형성하기 위해 제 1 및 제 2의 도전막을 패터닝하는 단계, 전극 패드 및 배리어막의 패턴화된 엣지 상에서 전극 패드 및 배리어막 사이의 경계를 피복하는 측벽막을 형성하는 단계, 및 전극 패드 상에 솔더볼을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.본 발명에 따르면, 상기 구성에 의거하여, 솔더볼이 전극 패드와 배리어막 사이의 경계에 접촉하지 않으므로, 배리어막과 전극 패드의 계면 내에 솔더볼의 구성 성분이 확산되는 것을 방지할 수 있다. 따라서, 배리어막으로부터 전극 패드가 박리되는 것을 방지할 수 있다.
도 1은 본 발명의 제1의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 2는 제1의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 3은 제1의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 4는 제1의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 5는 제1의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 6은 제1의 실시예의 반도체장치의 평면도.
도 7은 본 발명의 제2의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 8은 제2의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 9는 제2의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 10은 제2의 실시예의 반도체장치의 평면도.
도 11은 본 발명의 제3의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 12는 제3의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 13은 제3의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 14는 제3의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 15는 제3의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 16은 제3의 실시예의 반도체장치의 제조과정을 차례로 도시하는 단면도.
도 17은 도 15에 도시하는 반도체장치의 평면도.
도 18은 제3의 실시예의 반도체장치의 변형예를 도시하는 단면도.
도 19는 종래의 반도체장치의 솔더 볼 형성부를 도시하는 단면도.
도 20은 도 19의 솔더 볼 형성부에서의 박리 발생을 도시하는 확대 단면도.
<도면의 주요부호에 대한 간단한 설명>
11 : 절연막 12 : SiO2막(층간절연막)
13 : SiON막(층간절연막) 15 : 금속배선층
16 : 폴리이미드막 17 : 개구부
18 : 배리어막 19 : 전극 패드
20 : 포토레지스트막 21, 28 : TiW막
21a, 22, 27 : 개구부 21A : 상단부21B : 하단부 23 : 폴리이미드막24 : 솔더 볼 25, 26 : 포토레지스트막29 : 측벽
우선, 도 1에 도시하는 바와 같이 반도체기판상에 형성된 절연막(11)상에 알루미늄층을 형성하고, 포토리소그라피를 쓴 에칭으로, 알루미늄(Al)층에 소정의 패턴을 형성한 금속배선층(15)을 얻은 후, 포토레지스트막(도시하지 않음)를 제거한다. 금속배선층(15)은 Al 이외에, 구리(Cu), 또는 Al와 Cu와의 합금으로서 구성할 수가 있다. 금속배선층(15)은 종래의 기술(도 19)의 본딩 패드(41)에 대응하고, 반도체장치를 구성하는 트랜지스터등의 소자(도시하지 않음)와 접속되고, 또한, 반도체장치 외부의 회로(도시하지 않음)와 접속하는 중계 단자가 된다.
이어서, 화학적기상성장(CVD)법을 써서, 두께가 0.12㎛인 SiO2막(12)과, 두께가 1㎛의 SiON막(13)을 이 순서로 형성한다. 여기서, SiO2막(12)과 SiON막(13)은 패시베이션막으로서 기능한다. 특히, SiON막(13)은 수분의 침입을 유효하게 저지한다.
그 후, 도 2에 도시하는 바와 같이 SiON막(13)상에 폴리이미드막(16)을 10㎛의 두께로 형성하고, 이어서, 어떤 온도하에서 폴리이미드막(16)에 30분간 베이킹을 시행한다. 여기서, 베이킹 온도는 솔더 볼의 고융점 땜납이 녹는 온도(365℃) 이상이며, 또한, 반도체장치에 손상를 주는 온도(400℃) 이하인 것이 바람직하다. 여기서, 폴리이미드막(16)은 패시베이션막, 및 수지와의 완충재로서 기능한다.
이어서, 도 3에 도시하는 바와 같이 개구부(17) 내에서부터 폴리이미드막(16)상에 걸처서, 두께가 0.2㎛인 텅스텐티탄(TiW)으로 이루어지는 배리어막(18)을 스퍼터링으로 형성한 후에 배리어막(18)상에 Cu로서 이루어지는 3㎛의 두께를 갖는 전극 패드(19)를 스퍼터링으로 형성한다. 계속해서, 배리어막(18) 및 전극 패드(19)상에 마스크로서 포토레지스트막(20)을 2.3㎛의 두께로 형성한다.
이어서, H2SO4, H2O2, H2O를 1 : 1 : 2의 비율로 함유하는 에칭액을 써서, 포토레지스트막(20)의 엣지에서 돌출하는 전극 패드(19)의 부분을 에칭 제거한다. 또한, H2O2, H2O를 1 : 2의 비율로 함유하는 에칭액을 써서, 포토레지스트막(20)의 엣지에서 돌출하는 배리어막(18)의 부분을 에칭 제거한 후, 포토레지스트막(20)을 제거한다.
이 후에 도 4에 도시하는 바와 같이 노출된 전극 패드(19)상에 TiW막(28)을0.2㎛의 두께로 스퍼터링으로 형성하고, 이방성 에칭에 의해, 측벽부분 이외의 TiW막을 제거한다. 이에 의해 전극 패드(19)의 표면이 노출되고, TiW막(28)의 잔존부분이 전극 패드(19)의 외주면을 둘러싸는 측벽(29)(도 5)로 된다. 이 경우, 측벽(29)이 TiW막으로 이루어지기 때문에 TiW로 이루어지는 배리어막(18)의 단부와 측벽(29)과의 밀착성이 향상한다.
이어서, 1장의 웨이퍼상에 배치된 복수의 상기 LSI의 전기적 특성을, IC 시험장치를 써서 다이 소팅 테스트(die sorting test)를 하고, 테스트 종료후에 웨이퍼로부터 각 LSI를 잘라내어 반도체 칩으로 한다.
또한, 도 5에 도시하는 바와 같이 잘려진 각 LSI의 전극 패드(19)상에 Pb-Sn 고융점 땜납으로 이루어지는 솔더 볼(24)을 융착시켜, 340℃ 내지 365℃의 온도하에서 10 내지 20분간 리플로시킨다. 상기 리플로시에 Pb-Sn 고융점 땜납은 TiW와의 습성이 없기 때문에 측벽(29)으로 둘러싸인 전극 패드(19)의 외주면에는 돌아들어가지 않는다. 따라서, 전극 패드(19)와 배리어막(18) 사이의 경계면에의 Sn의 확산이 규제되면서, 솔더 볼(24)이 전극 패드(19)상에 표면장력으로 지름 150㎛의 사이즈로 형성된다. 도 5중의 29a는 전극 패드(19)의 외주면이고, 18a는 배리어막(18)의 내벽이다.
이어서, 모든 전극 패드(19)에 솔더 볼(24)이 고착된 LSI를 배선기판(도시하지 않음)에 설치한다. 또한, LSI와 배선기판과의 사이에 수지재를 주입하여 경화시킨 후에 필요에 따라 히트 싱크(heat sink)(도시하지 않음)를 부착시키거나, 또는 배선기판의 이면에 외부 단자 볼(external terminal ball)(도시하지 않음)을 형성한다.
도 6은 도 4에 도시하는 반도체장치를 모식적으로 도시하는 평면도이며, 특히, 솔더 볼 형성 개소를 확대 도시한 것이다. 금속배선층(15)은 폭 A가 140±10㎛로 설정된다. 전극 패드(19)(배리어막(18))는 정8각형모양으로 형성되고, 대향하는 2변(도 5의 29a) 상호간의 거리 B가 135±10㎛로 설정된다. 개구부(17)(도 3)는 정8각형모양으로 형성되고, 개구부(17) 내에서의 배리어막(18)에 대향하는 내벽(도 5의 18a) 상호간의 거리 D가 90±10㎛로 설정되어 있다.
여기서, 거리 B는 솔더 볼의 크기에 의해 적절히 결정되고, 거리 D는 솔더 볼의 보지 강도에 의해 적절히 결정된다. 또한, 거리 A는 LSI 제조공정에서의 전극 패드(19)에 대한 개구부(17)의 위치 맞춤 정밀도를 고려하여, 거리 D보다 적어도 위치 맞춤 정밀도 이상으로 커지도록 설정된다.또한, 전극 패드(19)와 개구부(17)의 형상은 정8각형에 한정되는 것이 아니고, 정다각형 또는 원형과 같이 다각형의 모서리부에 응력이 집중하여 땜납이 벗겨지기 쉽게 되는 것을 방지할 수 있는 형상이면 좋다.
본 실시예에서는 측벽(29)의 존재에 의해, Pb-Sn 고융점 땜납이 전극 패드(19)와 배리어막(18) 사이의 경계면의 단면 부분에 돌아들어가지 않게 되어, 솔더 볼(24)로부터 Sn성분이 전극 패드(19)와 배리어막(18) 사이의 경계면의 단면 부분으로부터 확산하는 현상이 억지될 수 있기 때문에 전극 패드(19)와 배리어막(18)과의 밀착력의 저하가 방지될 수 있다. 이것 때문에 본 반도체 칩을 배선기판에 설치할 때, 반도체 칩과 배선기판과의 열팽창계수의 차이에 의한 응력변형이 작용한 경우에도, 전극 패드(19)와 배리어막(18)과의 박리를 확실히 방지할 수가 있다.
이에 의해, 제조 수율을 향상시키고, 본 반도체장치와 배선기판과의 접속 신뢰성을 향상시킬 수 있다. 또한, 전극 패드(19)의 주위에 측벽(29)을 형성하는 간소한 구성에 의해 Sn성분의 확산이 억지될 수 있기 때문에, 배선기판, 반도체 칩 및 솔더 볼 전극의 미세화에도 충분히 대응할 수 있다. 또한, 전극 패드(19)의 외부 엣지부가 도 5의 파선과 같이 테이퍼모양으로 형성된 경우에도, 전극 패드(19)의 테이퍼모양 부분을 측벽(29)이 덮게 되기 때문에 Sn성분이 테이퍼부의 표면으로부터 확산하여 상기 경계면에 도달하는 것과 같은 불량이 방지될 수 있다.
도 7 내지 도 9는 본 발명의 제2의 실시예의 FCBGA를 갖는 반도체장치의 제조과정을 차례로 도시하는 단면도로서, 특히, 솔더 볼 형성 개소를 확대 도시한 것이다. 본 실시예에서는 제1의 실시예의 도 1 및 도 2의 공정이 같기 때문에 이들 이후의 공정부터 설명한다.
도 2에서 설명한 공정 후에 도 7에 도시하는 바와 같이 개구부(17) 내에서부터 폴리이미드막(16)상에 걸처서, TiW로 이루어지는 배리어막(18)을 스퍼터링으로 0.2㎛의 두께로 형성한 후, 배리어막(18)상에 Cu로 이루어지는 전극 패드(19)를 스퍼터링으로 3㎛의 두께로 형성한다. 이어서, 배리어막(18) 및 전극 패드(19)상에 포토레지스트막(20)을 2.3㎛의 두께로 형성한다.
또한, H2SO4, H2O2, H2O를 1 : 1 : 2의 비율로 함유하는 에칭액을 써서, 포토레지스트막(20)의 엣지에서 돌출하는 전극 패드(19)의 부분을 에칭 제거한다. 이 다음, H2O2, H2O를 1 : 2의 비율로 함유하는 에칭액을 써서, 포토레지스트막(20)의 엣지에서 돌출하는 배리어막(18)의 부분을 에칭 제거하고, 그 후, 포토레지스트막(20)을 제거한다.
본 실시예에서는 배리어막(18), 전극 패드(19) 및 포토레지스트막(20)은 제1의 실시예의 도 3에 있어서의 공통되는 각 층의 평면형상 사이즈보다도 크게 형성된다.
이어서, 도 8에 도시하는 바와 같이 노출된 전극 패드(19)상의 웨이퍼 전면에 TiW막(21)을 스퍼터링으로 0.2㎛의 두께로 형성하고, TiW막(21)상에 마스크로서 포토레지스트막(25)을 2.3㎛의 두께로 형성하고, 또한, 노광, 현상을 시행한 후에 개구부(22A) 내와 전극 패드(19)의 주변영역(22B)을 습식 에칭하고, TiW막(21)의 표면 부분을 제거한다. 그 다음, 포토레지스트막(25)을 제거한다.
이에 의해, TiW막(21)에 개구부(21a)가 형성되고 전극 패드(19)의 표면이 노출하고, TiW막(21)의 잔존부분이 전극 패드(19)의 외부 엣지부 및 그 부근을 덮는 측벽을 구성한다. TiW막(21)은 전극 패드(19)상의 상부(21A) 및 측부와, 폴리이미드막(16)상의 하부(21B)와로 단차(step)를 이루고 있다.
이어서, 1장의 웨이퍼상에 배치된 복수의 상기 LSI의 전기적 특성을 다이 소팅 테스트(die sorting test)를 하고, 테스트 종료후에 웨이퍼로부터 각 LSI를 잘라내어 반도체 칩으로 한다.
또한, 도 9에 도시하는 바와 같이 잘라낸 각 LSI의 개구부(21a) 내의 전극 패드(19)상에 Pb-Sn 고융점 땜납으로 이루어지는 솔더 볼(24)을 융착시켜, 340℃ 내지 365℃의 온도하에서 10분간 리플로시킨다. 이 리플로시에 Pb-Sn 고융점 땜납은 TiW막(21)과 습성이 없기 때문에 측벽(21)로 둘러싸인 전극 패드(19)의 외주면에는 돌아들어가지 않는다. 따라서, 전극 패드(19)의 외부 엣지부 및 그 부근을 덮는 측벽(21)에 의해, 전극 패드(19)와 배리어막(18) 사이의 경계면의 단면에의 Sn성분의 확산을 규제하면서, 전극 패드(19)상에 표면장력으로 지름 150㎛의 사이즈로 형성된다.
도 10은 도 8에 도시하는 반도체장치를 모식적으로 도시하는 평면도로서, 특히, 솔더 볼 형성 개소를 확대 도시한 것이다. 이 LSI는 최외주로부터 차례로, 정8각형모양으로 단차 형상의 TiW막(21), 금속배선층(15) 및 정8각형모양의 전극 패드(19)를 갖는다. 금속배선층(15)의 폭 A가 140±10㎛, 상단부(21A)의 대향하는 2변 상호간의 거리 B가 155±10㎛, 개구부(21a)의 대향하는 2변 상호간의 거리 C가 135±10㎛, 개구부(18a)의 대향하는 2변 상호간의 거리 D가 90±10㎛, 하단부(21B)의 대향하는 2변 상호간의 거리 E가 165±10㎛로 각기 설정되어 있다.
여기서, 거리 C는 솔더 볼의 크기에 의해 적절히 결정되고, 거리 D는 솔더 볼의 보지 강도에 의해 적절히 결정된다. 또한, 거리 A는 LSI 제조공정에 있어서의 전극 패드(19)에 대한 개구부(17)(도 9)의 위치 맞춤 정밀도를 고려하여, 거리 D보다 적어도 위치 맞춤 정밀도 이상으로 커지도록 설정된다. 마찬가지로, 거리 B와 E는 LSI 제조공정에서의 전극 패드(19)에 대한 포토레지스트막(25)의 형성 정밀도를고려하여, 전극 패드(19)의 단면이 배리어막(21)으로 확실히 덮어지도록, 거리 D보다 적어도 형성 정밀도 이상 커지도록 설정된다. 또한, 전극 패드(19), 개구부(17) 및 배리어막(21)의 형상은 정8각형에 한정되는 것이 아니고, 정다각형 또는 원형과 같이 다각형의 각부에 응력이 집중하여 솔더 볼이 벗겨지기 쉽게 되는 것을 방지할 수 있는 형상이면 좋다.
본 실시예에서는 개구부(21a)를 갖는 측벽(21)의 존재에 의해, Pb-Sn 고융점 땜납이 전극 패드(19)와 배리어막(18) 사이의 경계면의 단면 부분에 돌아들어가지 않게 되고, 솔더 볼(24)로부터 Sn성분이 전극 패드(19)와 배리어막(18) 사이의 경계면의 단면 부분에 확산하는 일이 없고, 제1의 실시예와 같은 작용 효과가 얻어진다.
또한, 본 실시예에서는 전극 패드(19)의 외부 엣지부의 예컨대 5 내지 10(7)㎛의 범위가, 도 9의 파선으로 도시하는 바와 같이 테이퍼모양으로 형성된 경우에도, 전극 패드(19)의 외부 엣지부 및 그 부근을 TiW막(21)으로 완전히 피복할 수 있기 때문에 테이퍼모양 부분으로부터 Sn성분이 확산하여 상기 경계면에 도달하는 현상을 억지할 수가 있다.
도 11 내지 도 17은 본 발명의 제3의 실시예의 FCBGA를 갖는 반도체장치의 제조과정을 차례로 도시하는 단면도로서, 특히, 솔더 볼 형성 개소를 확대 도시한 것이다.
우선, 도 11에 도시하는 바와 같이 반도체기판상에 형성된 절연막(11)상에 알루미늄층(15)을 형성하고, 포토리소그라피를 쓴 에칭에 의해 금속배선층(15)을얻은 후에 포토레지스트막(도시하지 않음)를 제거한다. 다시, CVD법을 써서 두께가 0.12㎛인 SiO2막(12)과, 두께가 1㎛인 SiON막(13)을 이 순서로 형성한다.
이어서, 도 12에 도시하는 바와 같이 포토레지스트막(26)을 2.3㎛의 두께로 형성하고, 노광, 현상을 행한 후에 SiON막(13) 및 SiO2막(12)을 에칭하여 금속배선층(15)을 개구부(17)로부터 노출시키고, 또한, 잔존하는 포토레지스트막(26)을 제거한다.
그 후, 도 13에 도시하는 바와 같이 개구부(17) 내에서부터 SiON막(13)상에 걸처서, TiW로서 이루어지는 0.2㎛의 두께를 갖는 배리어막(18)을 스퍼터링으로 형성하고, 이 배리어막(18)상에 Cu막으로 이루어지는 두께가 3㎛인 전극 패드(19)와, 두께가 0.2㎛인 TiW막(21)을 스퍼터링으로 이 순서로 형성한다. 이 때에 배리어막(18), 전극 패드(19) 및 TiW막(21)에는 금속배선층(15), SiO2막(12) 및 SiON막(13)의 형상에 따른 단차가 형성된다.
이어서, TiW막(21)상에 마스크로서 포토레지스트막(20)을 2.3㎛의 두께로 형성하고, H2O2, H2O를 1 : 2의 비율로 함유하는 에칭액을 써서, 포토레지스트막(20)의 엣지에서 돌출하는 TiW막(21)의 부분을 에칭한다. 또한, H2SO4, H2O2, H2O를 1 : 1 : 2의 비율로 함유하는 에칭액을 써서, 포토레지스트막(20)의 엣지에서 돌출하는 전극 패드(19)의 부분을 에칭한다. 계속해서, H2O2, H2O를 1 : 2의 비율로 함유하는 에칭액을 써서, 포토레지스트막(20)의 엣지에서 돌출하는 배리어막(18)의 부분을 에칭한다. 이다음, 포토레지스트막(20)을 제거한다.
이어서, 도 14에 도시하는 바와 같이 TiW막(21)의 외부 엣지부와, 전극 패드(19), 배리어막(18) 및 SiON막(13)의 노출면을 덮도록, 감광성을 갖는 폴리이미드막(23)을 10㎛의 두께로 형성하고, 이 폴리이미드막(23)에 소정의 패턴을 노광하여 현상함으로써, 폴리이미드막(23)의 소정 부분에 소정 사이즈의 개구부(22)를 형성하고, 이 개구부(22)로부터 TiW막(21)의 중앙부분을 노출시킨다. 다시, 폴리이미드막(23)에 대하여, 380℃의 온도하에서 30분간 베이킹을 시행한다.
또한, H2O2, H2O를 1 : 2의 비율로 함유하는 에칭액을 써서, 개구(22) 내의 TiW막(21)을 습식 에칭하고, 도 15에 도시하는 바와 같이 개구부(22)와 같은 형상의 개구부(21a)를 형성하고, 이 개구부(21a)에서 전극 패드(19)를 노출시킨다. 이에 의해, 전극 패드(19)와 배리어막(18) 사이의 경계면의 단면 부분에 개구부(22)주위의 폴리이미드막(23)과, 개구부(21a) 주위의 TiW막(21)으로 이루어지는 측벽이 형성된다.
폴리이미드막(23)과 전극 패드(19) 사이에 TiW막(21)이 형성됨에 의해 폴리이미드막(23)과 전극 패드(19)와의 밀착성이 높아지고, 전극 패드(19)와 배리어막(23) 사이의 경계면에의 Sn성분의 확산이 효과적으로 방지될 수 있는 동시에 수분등의 침입도 방지될 수 있다.
이어서, 1장의 웨이퍼 상에 배치된 복수의 상기 LSI의 전기적 특성을 다이 소팅 테스트(die sorting test)하고, 테스트 종료후에 웨이퍼로부터 각 LSI를 잘라내어 반도체 칩으로 한다.
또한, 도 16에 도시하는 바와 같이 개구부(22, 21a) 내에 노출한 전극 패드(19)상에 Pb-Sn 고융점 땜납으로 이루어지는 솔더 볼(24)을 융착시켜, 340℃ 내지 365℃의 온도하에서 10분간 리플로시킨다. 이 리플로시에 Pb-Sn 고융점 땜납은 전극 패드(19)의 주위의 측벽(21, 23)에 의해 Sn성분의 확산이 규제되면서, 전극 패드(19)상에 표면장력으로 지름 150㎛의 사이즈로 형성된다.
도 17은 도 15에 도시한 반도체장치를 모식적으로 도시하는 평면도이며, 특히, 솔더 볼 형성 개소를 확대 도시한 것이다. 동 도면에 있어서, TiW막(21)과 전극 패드(19)(배리어막(18))는 각기 정8각형모양으로 형성된다. 금속배선층(15)의 폭 A가 140±10㎛, TiW막(21)의 대향하는 2변 상호간의 거리 B가 155±10㎛, 개구부(21a)의 대향하는 2변 상호간의 거리 C가 135±10㎛, 개구부(18a)의 대향하는 2변 상호간의 거리 D가 90±10㎛로 각기 설정되어 있다.
여기서, 거리 C는 솔더 볼의 크기에 의해 적절히 결정되고, 거리 D는 솔더 볼의 보지 강도에 의해 적절히 결정된다. 또한, 거리 A는 LSI 제조공정에서의 전극 패드(19)에 대한 개구부(17)(도 12)의 위치 맞춤 정밀도를 고려하여, 거리 D보다 적어도 위치 맞춤 정밀도 이상으로 커지도록 설정된다. 마찬가지로, 거리 B는 LSI 제조공정에서의 전극 패드(19)에 대한 감광성의 폴리이미드막(23)의 노광 위치 맞춤 정밀도를 고려하여, 전극 패드(19)의 단면이 폴리이미드막(23)으로 확실히 덮이여지도록, 거리 C보다 적어도 위치 맞춤 정밀도 이상 커지도록 설정된다. 또한, 전극 패드(19), 개구부(17), 및 배리어막(21)의 형상은 정8각형에 한정되는 것이 아니고, 정다각형 또는 원형과 같이 다각형의 각부에 응력이 집중하여 솔더 볼이 벗겨지기 쉽게 되는 것을 방지할 수 있는 형상이면 좋다.
또한, 금속배선층(15)의 평면형상의 사이즈가 크게 형성할 수 있는 경우에는 도 18에 도시하는 바와 같이 전극 패드(19)의 외부 엣지부에 단차를 형성하지 않고, SiON막(13)의 상단면에 전극 패드(19)의 단면이 위치하도록 형성할 수도 있다.
본 실시예에서는 측벽(21, 23)의 존재에 의해, 솔더 볼(24)로부터 Sn성분이 전극 패드(19)와 배리어막(18) 사이의 경계면에 단면 부분으로부터 확산하는 일이 없고, 제1의 실시예와 같은 작용 효과가 얻어진다. 또한, 전극 패드(19)의 외부 엣지부의 예컨대 5 내지 10㎛의 범위가, 도 16의 파선과 같이 테이퍼모양으로 형성된 경우에도, 전극 패드(19)와 배리어막(18) 사이의 경계면의 외부 엣지부(단면 부분)을 폴리이미드막(23)이 완전히 피복하기 때문에 Sn성분의 상기 경계면에의 확산이 더한층 확실히 방지된다.
또, 본 발명의 제 1 내지 제3의 실시예에서는 금속배선층(15)을 알루미늄 또는 구리 등으로 이루어지는 1층구조로 했지만, 이것에 한하지 않고, 금속배선층(15)을 적층구조로 할 수 있다. 이 적층구조는 예컨대, 절연막(11)측에서 차례로 형성하는 질화티탄(TiN), AlCu, Ti, TiN으로서 구성할 수가 있다.
또한, 땜납 층(24)과 구리층(19)과의 접촉에 의한 땜납의 합금화나, Sn성분의 확산을 저지하기 위해, 쌍방의 층 사이에 니켈층을 개재시키는 것이 고려된다. 그러나, 제 1 내지 제3의 실시예에서는 배리어막(18)상에 니켈층이 존재하지 않고, 그 몫만큼 구리제의 전극 패드(19)를 두텁게 형성하고 있다. 이에 의해, 니켈에 요하는 스퍼터링, 에칭 등의 공정을 삭감하고, 설비투자의 삭감을 꾀하고 있다. 예컨대, 니켈층을 형성한 경우, 니켈이 웨이퍼 이면이나 그 밖의 개소에 부착되어, 완성후의 트랜지스터의 열화를 초래하는 등의 두려움도 있는데, 본 발명의 각 실시예에서는 니켈층을 마련하지 않아서 이들 문제를 해소하고 있다.
이상, 본 발명을 그 알맞은 실시예에 따라서 설명했지만, 본 발명의 반도체장치 및 그 제조방법은 상기 실시예의 구성에만 한정되는 것이 아니고, 상기 실시예의 구성으로부터 여러가지의 수정 및 변경을 베푼 반도체장치 및 그 제조방법도, 본 발명의 범위에 포함된다.
예컨대, 이상의 실시형태로서는 전극 패드(19)의 형성후, 다이 소팅 테스트(die sorting test)를 하고, 반도체 칩으로 분리하고 나서, 솔더 볼을 융착하는 예를 나타냈지만, 웨이퍼 상태로 솔더 볼을 융착하여 다이 소팅 테스트를 실시한 후, 반도체 칩으로 분리하도록 하여도 좋다.
이상 설명한 바와 같이 본 발명의 반도체장치 및 그 제조방법에 의하면, 반도체장치와 배선기판과의 열팽창계수의 차이에 의한 응력변형이 작용하여도, 전극 패드와 배리어막과의 박리를 방지하고, 제조 수율를 향상시키고, 반도체장치와 배선기판과의 접속 신뢰성의 향상을 도모할 수가 있다.

Claims (24)

  1. 반도체 장치에 있어서,
    배리어막과,
    외부 형상을 정의하는 주변 엣지를 갖고, 상기 배리어막을 직접 접촉하는 전극 패드와,
    상기 전극 패드를 직접 접촉하는 솔더 볼, 및
    상기 배리어막과 상기 전극의 상기 주변 엣지와 접촉하는 상기 전극 패드의 상기 주변 엣지를 둘러싸고, 상기 배리어막과 상기 전극 패드 사이의 경계로부터 상기 솔더 볼을 분리하는 측벽막을 포함하고,
    상기 측벽막은 상기 배리어막과 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 측벽막은 상기 배리어막과 상기 전극 패드 사이의 상기 경계를 피복하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 솔더 볼은 상기 전극 패드와의 습성(wettability)이 양호하고, 상기 배리어막 및 상기 측벽막과의 습성이 불량한 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 재료는 TiW인 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 있어서,
    배선층과,
    상기 배선층상에 형성된 절연층과,
    상기 배선층의 일부를 노출하도록 상기 절연층에 선택적으로 형성된 개구와,
    상기 절연층 위로 연장되고 상기 배선층의 상기 일부와 접촉하여 형성된 배리어막과,
    외부 형상을 정의하는 엣지 표면을 갖고, 상기 배리어막상에 형성된 전극 패드와,
    상기 전극 패드의 상기 엣지 표면을 따라 형성된 측벽막과,
    상기 측벽막에 의해 상기 전극 패드의 상기 엣지 표면으로부터 분리되고, 상기 전극 패드상에 형성된 솔더 볼을 포함하며,
    상기 측벽막은 상기 배리어막과 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 전극 패드는 테이퍼형의 엣지인 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 솔더 볼은 상기 전극 패드와의 습성이 양호하고 상기 배리어막 및 상기측벽막과의 습성이 불량한 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 솔더 볼은 Sn을 포함하고, 상기 전극 패드는 Cu를 포함하고, 상기 배리어막은 Ti를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 제 6항에 있어서,
    상기 재료는 TiW인 것을 특징으로 하는 반도체 장치.
  12. 제 6항에 있어서,
    상기 측벽막은 TiW막 및 폴리이미드막을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 6항에 있어서,
    상기 절연층은 SiO2막, SiON막 및 폴리이미드막을 포함하는 것을 특징으로하는 반도체 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 반도체 장치에 있어서,
    외부 형상을 정의하는 주변 엣지와 상부 표면을 갖는 배리어막과,
    외부 형상을 정의하는 주변 엣지와 상부 표면을 갖고, 상기 배리어막의 상기 상부 표면 상에 형성된 전극 패드와,
    상기 전극 패드의 상기 상부 표면의 중앙부 상에 형성된 솔더볼과;
    상기 전극 패드의 상기 상부 표면의 상기 주변부 위로 연장되고 상기 배리어막과 전극 패드의 상기 주변 엣지와 접촉하는 상기 전극 패드와 상기 배리어막의 상기 주변 엣지를 둘러싸는 측벽막; 및
    상기 전극 패드의 상기 상부 표면의 상기 주변부와 상기 측벽막 사이에 삽입되어 부착력을 증진시키는 층을 포함하고,
    상기 전극 패드의 상부 표면은 상기 중앙부와 상기 중심부를 둘러싼 주변부를 갖고,
    상기 솔더볼은 측벽막에 의해 상기 배리어막과 상기 전극 패드 사이의 경계로부터 분리되는 것을 특징으로 하는 반도체 장치.
  22. 반도체 장치에 있어서,
    배선층과;
    상기 배선층 상의 절연층과;
    상기 배선층의 일부를 노출하도록 상기 절연층에 선택적으로 형성된 개구와;
    외부 형상을 정의하는 주변 엣지와 상부 표면을 갖고 상기 절연층 위로 연장되고 상기 배선층의 상기 일부와 접촉하여 형성되는 배리어막과;
    외부 형상을 정의하는 주변 엣지와 상부 표면을 갖고 상기 배리어막의 상기 상부 표면 상에 형성되는 전극 패드와;
    상기 전극 패드의 상기 상부 표면의 상기 주변부 위로 연장하고 상기 배리어막과 전극 패드의 상기 주변 엣지를 따라 형성되는 측벽막과;
    상기 측벽막에 의해 상기 전극 패드와 상기 배리어막의 상기 주변 엣지로부터 분리되고 상기 전극 패드의 상기 상부 표면의 중앙부 상에 형성되는 솔더볼; 및
    상기 전극 패드의 상기 상부 표면의 상기 주변부와 상기 측벽막 사이에 삽입되어 부착력을 증진시키는 층을 포함하고,
    상기 전극 패드의 상기 상부 표면은 상기 중앙부와 상기 중앙부를 둘러싸는 주변부를 갖는 것을 특징으로 하는 반도체 장치.
  23. 제 21항에 있어서,
    상기 전극 패드의 상기 상부 표면의 상기 주변부와 상기 측벽막 사이에 삽입된 상기 층은 상기 배리어막과 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  24. 제 22항에 있어서,
    상기 전극 패드의 상기 상부 표면의 상기 주변부와 상기 측벽막 사이에 삽입된 상기 층은 상기 배리어막과 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
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