JP2001035876A - フリップチップ接続構造、半導体装置および半導体装置製造方法 - Google Patents
フリップチップ接続構造、半導体装置および半導体装置製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、ポリイミド樹脂をパッシベーショ
ン膜に用いるフリップチップ構造を有する半導体装置に
おいて、パッド電極上に形成する金属層を安定したカバ
レッジにて形成するフリップチップ接続構造、半導体装
置および半導体装置製造方法を提供することを課題とす
る。 【解決手段】 ポリイミド樹脂をパッシベーション膜に
使用するフリップチップ接続構造を有する半導体装置に
おいて、ポリイミド樹脂は、最上層配線層より上層のプ
ラズマ酸化膜とプラズマ窒化膜からなる絶縁膜を完全に
覆い、かつパッド電極部の開孔部側面にテーパーを設け
てある。
ン膜に用いるフリップチップ構造を有する半導体装置に
おいて、パッド電極上に形成する金属層を安定したカバ
レッジにて形成するフリップチップ接続構造、半導体装
置および半導体装置製造方法を提供することを課題とす
る。 【解決手段】 ポリイミド樹脂をパッシベーション膜に
使用するフリップチップ接続構造を有する半導体装置に
おいて、ポリイミド樹脂は、最上層配線層より上層のプ
ラズマ酸化膜とプラズマ窒化膜からなる絶縁膜を完全に
覆い、かつパッド電極部の開孔部側面にテーパーを設け
てある。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ接
続型の半導体装置およびその製造方法に係り、特に、半
田ボールをＣｕ膜上に形成するときに半田ボールとＣｕ
膜間のくびれ部分に残りやすかった空気の発生箇所をな
くして空洞の発生を抑えることができるフリップチップ
接続構造、半導体装置および半導体装置製造方法に関す
る。
続型の半導体装置およびその製造方法に係り、特に、半
田ボールをＣｕ膜上に形成するときに半田ボールとＣｕ
膜間のくびれ部分に残りやすかった空気の発生箇所をな
くして空洞の発生を抑えることができるフリップチップ
接続構造、半導体装置および半導体装置製造方法に関す
る。
【０００２】
【従来の技術】初めに、第１従来技術を図１５乃至図１
９に基づき説明する。図１５乃至図１９は、従来のフリ
ップチップ構造を有する半導体装置における最上層配線
層パターンを形成した後の製造方法につき工程毎に示し
た断面拡大図である。従来、この種の半導体装置は図１
５に示すように、下層絶縁膜５上に、例えば厚さ２μｍ
程度からなるＡｌ配線にて最上層配線層４を形成する。
次に、上記最上層配線層４および下層絶縁膜５を覆うよ
うにウエハー全面にＣＶＤ（化学的気相成長薄膜形成）
技術を用いて厚さ０．１２μｍ程度からなるプラズマ酸
化膜３を成長させる。次に、上記プラズマ酸化膜３を覆
うようにウエハー全面にＣＶＤ技術を用いて厚さ１．０
μｍ程度からなるプラズマ窒化膜２を成長させる。次
に、パッシベーション膜に使用する感光基を備えたポリ
イミド樹脂７をウエハー全面に塗布後、パッド電極部８
（後述）のみ開孔するように、ポリイミド樹脂７をパタ
ーニングする。次に、図１６に示すように、ポリイミド
樹脂７をマスクにして最上層配線層４が露出するように
プラズマ酸化膜３およびプラズマ窒化膜２をドライエッ
チング技術により選択的に除去し、パッド電極部８を形
成する。次に、図１７に示すようにＴｉＷ（チタン・タ
ングステン）膜およびＣｕ（銅）膜をそれぞれ０．２μ
ｍ程度、１．６μｍ程度の厚さで順次形成する。なお、
図１７においてＣｕ／ＴｉＷ膜１０と図示する。このと
き、Ｃｕ／ＴｉＷ膜１０は下層にあるポリイミド樹脂
７、プラズマ窒化膜２、プラズマ酸化膜３および最上層
配線層４に沿って形成されるが、実際には上記全ての膜
上に同じでき上がり膜厚のＣｕ／ＴｉＷ膜１０は形成で
きない。すなわち、プラズマ酸化膜３およびプラズマ窒
化膜２の側壁部は、ポリイミド樹脂７への形成および最
上層配線層４への形成時の影となることから、ポリイミ
ド樹脂７上および最上層配線層４よりＣｕ／ＴｉＷ膜１
０が形成されにくい。このため、上記プラズマ酸化膜３
およびプラズマ窒化膜２の側壁部は、膜厚が薄くなるも
のである。特に図１７に示すようにプラズマ酸化膜３と
最上層配線層４の境界部分（Ａ部）は形成されにくく、
最終的にＡ部におけるＣｕ／ＴｉＷ膜１０はくびれる形
となり、図２０のモデル図に示すようにＣｕ／ＴｉＷ膜
１０のカバレッジ、つまり同一パッド電極内におけるＣ
ｕ／ＴｉＷ膜１０のでき上がり最小膜厚ｂに対するＣｕ
／ＴｉＷ膜１０のでき上がり最大膜厚ａの比率（＝ｂ／
ａ）は１０％以下に悪化するものであった。次に、図１
８に示すようにＣｕ／ＴｉＷ膜１０上にレジスト１５を
塗布後、パッド電極部８上のみＣｕ／ＴｉＷ膜１０上を
形成するため、所望のＣｕ／ＴｉＷ膜１０パターンを得
るようにレジスト１５をパターニングする。次に、図１
９に示すようにエッチング技術を用いてＣｕ／ＴｉＷ膜
１０を選択的に除去し、最終的にパッド電極部８上のみ
にＣｕ／ＴｉＷ膜１０を覆うように形成するものであっ
た。以上が従来のフリップチップ接続用半導体装置製造
方法を示したものであり、上記Ｃｕ／ＴｉＷ膜１０上に
半田ボール（図示せず）を形成した後に、チップと基板
を接続するものであった。
９に基づき説明する。図１５乃至図１９は、従来のフリ
ップチップ構造を有する半導体装置における最上層配線
層パターンを形成した後の製造方法につき工程毎に示し
た断面拡大図である。従来、この種の半導体装置は図１
５に示すように、下層絶縁膜５上に、例えば厚さ２μｍ
程度からなるＡｌ配線にて最上層配線層４を形成する。
次に、上記最上層配線層４および下層絶縁膜５を覆うよ
うにウエハー全面にＣＶＤ（化学的気相成長薄膜形成）
技術を用いて厚さ０．１２μｍ程度からなるプラズマ酸
化膜３を成長させる。次に、上記プラズマ酸化膜３を覆
うようにウエハー全面にＣＶＤ技術を用いて厚さ１．０
μｍ程度からなるプラズマ窒化膜２を成長させる。次
に、パッシベーション膜に使用する感光基を備えたポリ
イミド樹脂７をウエハー全面に塗布後、パッド電極部８
（後述）のみ開孔するように、ポリイミド樹脂７をパタ
ーニングする。次に、図１６に示すように、ポリイミド
樹脂７をマスクにして最上層配線層４が露出するように
プラズマ酸化膜３およびプラズマ窒化膜２をドライエッ
チング技術により選択的に除去し、パッド電極部８を形
成する。次に、図１７に示すようにＴｉＷ（チタン・タ
ングステン）膜およびＣｕ（銅）膜をそれぞれ０．２μ
ｍ程度、１．６μｍ程度の厚さで順次形成する。なお、
図１７においてＣｕ／ＴｉＷ膜１０と図示する。このと
き、Ｃｕ／ＴｉＷ膜１０は下層にあるポリイミド樹脂
７、プラズマ窒化膜２、プラズマ酸化膜３および最上層
配線層４に沿って形成されるが、実際には上記全ての膜
上に同じでき上がり膜厚のＣｕ／ＴｉＷ膜１０は形成で
きない。すなわち、プラズマ酸化膜３およびプラズマ窒
化膜２の側壁部は、ポリイミド樹脂７への形成および最
上層配線層４への形成時の影となることから、ポリイミ
ド樹脂７上および最上層配線層４よりＣｕ／ＴｉＷ膜１
０が形成されにくい。このため、上記プラズマ酸化膜３
およびプラズマ窒化膜２の側壁部は、膜厚が薄くなるも
のである。特に図１７に示すようにプラズマ酸化膜３と
最上層配線層４の境界部分（Ａ部）は形成されにくく、
最終的にＡ部におけるＣｕ／ＴｉＷ膜１０はくびれる形
となり、図２０のモデル図に示すようにＣｕ／ＴｉＷ膜
１０のカバレッジ、つまり同一パッド電極内におけるＣ
ｕ／ＴｉＷ膜１０のでき上がり最小膜厚ｂに対するＣｕ
／ＴｉＷ膜１０のでき上がり最大膜厚ａの比率（＝ｂ／
ａ）は１０％以下に悪化するものであった。次に、図１
８に示すようにＣｕ／ＴｉＷ膜１０上にレジスト１５を
塗布後、パッド電極部８上のみＣｕ／ＴｉＷ膜１０上を
形成するため、所望のＣｕ／ＴｉＷ膜１０パターンを得
るようにレジスト１５をパターニングする。次に、図１
９に示すようにエッチング技術を用いてＣｕ／ＴｉＷ膜
１０を選択的に除去し、最終的にパッド電極部８上のみ
にＣｕ／ＴｉＷ膜１０を覆うように形成するものであっ
た。以上が従来のフリップチップ接続用半導体装置製造
方法を示したものであり、上記Ｃｕ／ＴｉＷ膜１０上に
半田ボール（図示せず）を形成した後に、チップと基板
を接続するものであった。
【０００３】また他の従来技術としては、例えば、特公
平７−５８７１１号公報（第２従来技術）に記載のもの
がある。特公平７−５８７１１号公報に記載の第２従来
技術は、半田を用いて半導体チップをケース又は基板に
電気的に接続し、半田と半導体チップの配線層間にバリ
ア金属で形成されるバリアパッドを有する半導体集積回
路装置であって、バリアパッドは、相互に導通した配線
コンタクト領域と半田領域とを有し、配線コンタクト領
域は、半導体チップの配線層に接続され、半田領域は、
半田が融着されるものであり、配線コンタクト領域と半
田領域とは、導通を保ったまま横方向に距離をあけて設
けられた半導体集積回路装置である。このような半導体
集積回路装置は、バリアパッドの配線コンタクト領域
と、半田を形成する領域とが横方向に離して設けてある
ため、バリア金属としてのバリアパッドの厚みを厚くし
たと同様に耐熱性を得ることができ、さらに、バリアパ
ッド形成時のピンホールおよびＰ／Ｗによるバリアパッ
ドのキズ，クラックは、バリアパッドの表面に対し垂直
に入るため、配線コンタクトと半田形成領域がずれてい
ると、半田の浸透を起こさず、信頼性が高くなるといっ
た効果が開示されている。
平７−５８７１１号公報（第２従来技術）に記載のもの
がある。特公平７−５８７１１号公報に記載の第２従来
技術は、半田を用いて半導体チップをケース又は基板に
電気的に接続し、半田と半導体チップの配線層間にバリ
ア金属で形成されるバリアパッドを有する半導体集積回
路装置であって、バリアパッドは、相互に導通した配線
コンタクト領域と半田領域とを有し、配線コンタクト領
域は、半導体チップの配線層に接続され、半田領域は、
半田が融着されるものであり、配線コンタクト領域と半
田領域とは、導通を保ったまま横方向に距離をあけて設
けられた半導体集積回路装置である。このような半導体
集積回路装置は、バリアパッドの配線コンタクト領域
と、半田を形成する領域とが横方向に離して設けてある
ため、バリア金属としてのバリアパッドの厚みを厚くし
たと同様に耐熱性を得ることができ、さらに、バリアパ
ッド形成時のピンホールおよびＰ／Ｗによるバリアパッ
ドのキズ，クラックは、バリアパッドの表面に対し垂直
に入るため、配線コンタクトと半田形成領域がずれてい
ると、半田の浸透を起こさず、信頼性が高くなるといっ
た効果が開示されている。
【０００４】また他の従来技術としては、例えば、特開
平９−２６０３８９号公報（第３従来技術）に記載のも
のがある。すなわち、特開平９−２６０３８９号公報に
記載の第３従来技術は、ベアチップと配線基板とのフリ
ップチップ接続を低コスト化でき、チップと配線基板と
の接続不良を防止できる半導体集積回路装置及びその製
造方法を提供することを目的とするものであって、集積
回路チップと、この集積回路チップ上に形成されたＩ／
Ｏパッドと、集積回路チップ上及びＩ／Ｏパッド上に形
成され、Ｉ／Ｏパッド上に第１の開口部を有する第１の
絶縁膜と、第１の絶縁膜上に形成され、第１の開口部を
介してＩ／Ｏパッドと電気的に接続される導電層と、こ
の導電層上に形成され、導電層と同じパターンを有する
半田ボール位置規定金属層またはバリアメタル層と、半
田ボール位置規定金属層またはバリアメタル層上及び第
１の絶縁膜上に形成され、半田ボール位置規定金属層ま
たはバリアメタル層上の第１の開口部と異なる位置に第
２の開口部を有する第２の絶縁膜と、第２の開口部内の
半田ボール位置規定金属層またはバリアメタル層上に形
成された半田バンプまたは金属パッドとを具備し、半田
バンプまたは金属パッドの位置を第２の開口部で規定す
る半導体集積回路装置である。このような半導体集積回
路装置によれば、ベアチップと配線基板とのフリップチ
ップ接続を低コストで実現でき、且つチップと配線基板
との接続不良を防止できるといった効果が開示されてい
る。
平９−２６０３８９号公報（第３従来技術）に記載のも
のがある。すなわち、特開平９−２６０３８９号公報に
記載の第３従来技術は、ベアチップと配線基板とのフリ
ップチップ接続を低コスト化でき、チップと配線基板と
の接続不良を防止できる半導体集積回路装置及びその製
造方法を提供することを目的とするものであって、集積
回路チップと、この集積回路チップ上に形成されたＩ／
Ｏパッドと、集積回路チップ上及びＩ／Ｏパッド上に形
成され、Ｉ／Ｏパッド上に第１の開口部を有する第１の
絶縁膜と、第１の絶縁膜上に形成され、第１の開口部を
介してＩ／Ｏパッドと電気的に接続される導電層と、こ
の導電層上に形成され、導電層と同じパターンを有する
半田ボール位置規定金属層またはバリアメタル層と、半
田ボール位置規定金属層またはバリアメタル層上及び第
１の絶縁膜上に形成され、半田ボール位置規定金属層ま
たはバリアメタル層上の第１の開口部と異なる位置に第
２の開口部を有する第２の絶縁膜と、第２の開口部内の
半田ボール位置規定金属層またはバリアメタル層上に形
成された半田バンプまたは金属パッドとを具備し、半田
バンプまたは金属パッドの位置を第２の開口部で規定す
る半導体集積回路装置である。このような半導体集積回
路装置によれば、ベアチップと配線基板とのフリップチ
ップ接続を低コストで実現でき、且つチップと配線基板
との接続不良を防止できるといった効果が開示されてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。まず第１の問題点
は、図１９に示すようにＡ部においてＣｕ／ＴｉＷ膜１
０がくびれる形状になることにより、Ｃｕ／ＴｉＷ膜１
０上に半田ボールを形成するときにくびれた部分に空気
が残りやすいことである。その理由は、パッド電極部８
上に半田ボールを接続するため熱処理を行ったときに、
半田ボールはパッド電極部８の縁を防ぐ形で密着するた
め、くびれた部分に空気が残っていた場合、パッド電極
部８の縁を半田ボールで塞がれているために、パッド電
極部８と半田ボールの間に空気が溜まってしまい、空洞
が生じるからである。そして、第２の問題点は、上記と
同じ理由で、半田ボールの密着強度が低下し、半田ボー
ルがパッド電極部８上から脱落しやすくなるため、実装
歩留まりが低下することである。
術には以下に掲げる問題点があった。まず第１の問題点
は、図１９に示すようにＡ部においてＣｕ／ＴｉＷ膜１
０がくびれる形状になることにより、Ｃｕ／ＴｉＷ膜１
０上に半田ボールを形成するときにくびれた部分に空気
が残りやすいことである。その理由は、パッド電極部８
上に半田ボールを接続するため熱処理を行ったときに、
半田ボールはパッド電極部８の縁を防ぐ形で密着するた
め、くびれた部分に空気が残っていた場合、パッド電極
部８の縁を半田ボールで塞がれているために、パッド電
極部８と半田ボールの間に空気が溜まってしまい、空洞
が生じるからである。そして、第２の問題点は、上記と
同じ理由で、半田ボールの密着強度が低下し、半田ボー
ルがパッド電極部８上から脱落しやすくなるため、実装
歩留まりが低下することである。
【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、半田ボールをＣｕ
膜上に形成するときに半田ボールとＣｕ膜間のくびれ部
分に残りやすかった空気の発生箇所をなくして空洞の発
生を抑えることができるフリップチップ接続構造、半導
体装置および半導体装置製造方法を提供する点にある。
のであり、その目的とするところは、半田ボールをＣｕ
膜上に形成するときに半田ボールとＣｕ膜間のくびれ部
分に残りやすかった空気の発生箇所をなくして空洞の発
生を抑えることができるフリップチップ接続構造、半導
体装置および半導体装置製造方法を提供する点にある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、半田ボールをＣｕ膜上に形成するときに半田ボ
ールとＣｕ膜間のくびれ部分に残りやすかった空気の発
生箇所をなくして空洞の発生を抑えることができるフリ
ップチップ接続構造であって、ポリイミド樹脂をパッシ
ベーション膜に用いるフリップチップ接続構造を有する
半導体装置において、前記ポリイミド樹脂は、最上層配
線層より上層にある絶縁膜を完全に覆うとともに、パッ
ド電極部の開孔部側面にテーパーを有することを特徴と
するフリップチップ接続構造に存する。また、請求項２
に記載の発明の要旨は、前記絶縁膜はプラズマ窒化膜ま
たはプラズマ酸化膜のうち少なくとも１つの層を含むこ
とを特徴とする請求項１に記載のフリップチップ接続構
造に存する。また、請求項３に記載の発明の要旨は、半
田ボールをＣｕ膜上に形成するときに半田ボールとＣｕ
膜間のくびれ部分に残りやすかった空気の発生箇所をな
くして空洞の発生を抑えることができる半導体装置であ
って、ポリイミド樹脂をパッシベーション膜に用いるフ
リップチップ接続構造を有する半導体装置において、前
記ポリイミド樹脂は、最上層配線層より上層にある絶縁
膜を完全に覆うとともに、パッド電極部の開孔部側面に
テーパーを有することを特徴とする半導体装置に存す
る。また、請求項４に記載の発明の要旨は、前記絶縁膜
がプラズマ窒化膜またはプラズマ酸化膜のうち少なくと
も１つの層を含むことを特徴とする請求項３に記載の半
導体装置に存する。また、請求項５に記載の発明の要旨
は、半田ボールをＣｕ膜上に形成するときに半田ボール
とＣｕ膜間のくびれ部分に残りやすかった空気の発生箇
所をなくして空洞の発生を抑えることができるフリップ
チップ接続構造を有する半導体装置製造方法であって、
下層絶縁膜上にＡｌ配線からなる最上層配線層を形成す
る工程と、ウエハー全面に絶縁膜を形成する工程と、パ
ッド電極部上にある前記絶縁膜を選択的にエッチング除
去する工程と、前記絶縁膜を完全に覆うとともに、前記
パッド電極部の開孔部側面にテーパーをつけて前記ポリ
イミド樹脂を形成する工程を有することを特徴とする半
導体装置製造方法に存する。また、請求項６に記載の発
明の要旨は、前記最上層配線層および前記ポリイミド樹
脂からなるパッド電極上に、後に上層部に形成する半田
ボールと接続するための金属層を形成する工程を有する
ことを特徴とする請求項５に記載の半導体装置製造方法
に存する。また、請求項７に記載の発明の要旨は、パッ
ド電極上に形成する前記金属層は、銅膜とチタン、タン
グステン、窒化チタン、チタンタングステンのうち少な
くとも１つの層を含む層を順次形成する積層構造である
ことを特徴とする請求項５または６に記載の半導体装置
製造方法に存する。また、請求項８に記載の発明の要旨
は、フォトリソグラフィ技術により前記ポリイミド樹脂
をパターニングする工程に用いるフォトマスクのマスク
パターンは、フォトリソグラフィ技術により前記絶縁膜
をパターニングする工程に用いる前記フォトマスクのマ
スクパターンと同一の配置であることを特徴とする請求
項５乃至７のいずれか一項に記載の半導体装置製造方法
に存する。
要旨は、半田ボールをＣｕ膜上に形成するときに半田ボ
ールとＣｕ膜間のくびれ部分に残りやすかった空気の発
生箇所をなくして空洞の発生を抑えることができるフリ
ップチップ接続構造であって、ポリイミド樹脂をパッシ
ベーション膜に用いるフリップチップ接続構造を有する
半導体装置において、前記ポリイミド樹脂は、最上層配
線層より上層にある絶縁膜を完全に覆うとともに、パッ
ド電極部の開孔部側面にテーパーを有することを特徴と
するフリップチップ接続構造に存する。また、請求項２
に記載の発明の要旨は、前記絶縁膜はプラズマ窒化膜ま
たはプラズマ酸化膜のうち少なくとも１つの層を含むこ
とを特徴とする請求項１に記載のフリップチップ接続構
造に存する。また、請求項３に記載の発明の要旨は、半
田ボールをＣｕ膜上に形成するときに半田ボールとＣｕ
膜間のくびれ部分に残りやすかった空気の発生箇所をな
くして空洞の発生を抑えることができる半導体装置であ
って、ポリイミド樹脂をパッシベーション膜に用いるフ
リップチップ接続構造を有する半導体装置において、前
記ポリイミド樹脂は、最上層配線層より上層にある絶縁
膜を完全に覆うとともに、パッド電極部の開孔部側面に
テーパーを有することを特徴とする半導体装置に存す
る。また、請求項４に記載の発明の要旨は、前記絶縁膜
がプラズマ窒化膜またはプラズマ酸化膜のうち少なくと
も１つの層を含むことを特徴とする請求項３に記載の半
導体装置に存する。また、請求項５に記載の発明の要旨
は、半田ボールをＣｕ膜上に形成するときに半田ボール
とＣｕ膜間のくびれ部分に残りやすかった空気の発生箇
所をなくして空洞の発生を抑えることができるフリップ
チップ接続構造を有する半導体装置製造方法であって、
下層絶縁膜上にＡｌ配線からなる最上層配線層を形成す
る工程と、ウエハー全面に絶縁膜を形成する工程と、パ
ッド電極部上にある前記絶縁膜を選択的にエッチング除
去する工程と、前記絶縁膜を完全に覆うとともに、前記
パッド電極部の開孔部側面にテーパーをつけて前記ポリ
イミド樹脂を形成する工程を有することを特徴とする半
導体装置製造方法に存する。また、請求項６に記載の発
明の要旨は、前記最上層配線層および前記ポリイミド樹
脂からなるパッド電極上に、後に上層部に形成する半田
ボールと接続するための金属層を形成する工程を有する
ことを特徴とする請求項５に記載の半導体装置製造方法
に存する。また、請求項７に記載の発明の要旨は、パッ
ド電極上に形成する前記金属層は、銅膜とチタン、タン
グステン、窒化チタン、チタンタングステンのうち少な
くとも１つの層を含む層を順次形成する積層構造である
ことを特徴とする請求項５または６に記載の半導体装置
製造方法に存する。また、請求項８に記載の発明の要旨
は、フォトリソグラフィ技術により前記ポリイミド樹脂
をパターニングする工程に用いるフォトマスクのマスク
パターンは、フォトリソグラフィ技術により前記絶縁膜
をパターニングする工程に用いる前記フォトマスクのマ
スクパターンと同一の配置であることを特徴とする請求
項５乃至７のいずれか一項に記載の半導体装置製造方法
に存する。
【０００８】
【発明の実施の形態】以下に示す各実施の形態の特徴
は、本発明ではフリップチップ構造を有する半導体装置
のパッド電極形成工程において、ポリイミド樹脂は最上
層配線層より上層で前記ポリイミド樹脂より下層にある
プラズマ窒化膜やプラズマ酸化膜等の絶縁膜を完全に覆
い、かつその開孔部側面のポリイミド樹脂にテーパーを
形成していることにある。以下、本発明の実施の形態を
図面に基づいて詳細に説明する。
は、本発明ではフリップチップ構造を有する半導体装置
のパッド電極形成工程において、ポリイミド樹脂は最上
層配線層より上層で前記ポリイミド樹脂より下層にある
プラズマ窒化膜やプラズマ酸化膜等の絶縁膜を完全に覆
い、かつその開孔部側面のポリイミド樹脂にテーパーを
形成していることにある。以下、本発明の実施の形態を
図面に基づいて詳細に説明する。
【０００９】（第１の実施の形態）初めに、図面に基づ
き第１の実施形態を説明する。図１、図３、図４、図
６、図７、図８は、本実施の形態のフリップチップ構造
を有する半導体装置の最上層配線層パターンを形成した
後の製造方法を工程順に示した断面拡大図である。図
２、図５は、本実施の形態のフリップチップ接続構造を
有する半導体装置の製造過程におけるパッド電極部８の
平面拡大図である。図２に示すパッド電極部８の平面拡
大図におけるＡ−Ａ’線に沿った断面拡大図を図１に示
し、図５に示すパッド電極部８の平面拡大図におけるＢ
−Ｂ’線に沿った断面拡大図を図４に示している。
き第１の実施形態を説明する。図１、図３、図４、図
６、図７、図８は、本実施の形態のフリップチップ構造
を有する半導体装置の最上層配線層パターンを形成した
後の製造方法を工程順に示した断面拡大図である。図
２、図５は、本実施の形態のフリップチップ接続構造を
有する半導体装置の製造過程におけるパッド電極部８の
平面拡大図である。図２に示すパッド電極部８の平面拡
大図におけるＡ−Ａ’線に沿った断面拡大図を図１に示
し、図５に示すパッド電極部８の平面拡大図におけるＢ
−Ｂ’線に沿った断面拡大図を図４に示している。
【００１０】本実施の形態では、まず図１、図２に示す
ように、下層絶縁膜５上に厚さ２．０μｍ程度からなる
Ａｌ配線を用いて最上層配線層４を形成する。次に、上
記最上層配線層４および下層絶縁膜５を覆うようにウエ
ハー全面にＣＶＤ技術を用いて厚さ０．１２μｍ程度か
らなるプラズマ酸化膜３を成長させる。次に、上記プラ
ズマ酸化膜３を覆うようにウエハー全面にＣＶＤ技術に
より厚さ１．０μｍ程度からなるプラズマ窒化膜２を成
長させる。以上は従来技術と同じである。
ように、下層絶縁膜５上に厚さ２．０μｍ程度からなる
Ａｌ配線を用いて最上層配線層４を形成する。次に、上
記最上層配線層４および下層絶縁膜５を覆うようにウエ
ハー全面にＣＶＤ技術を用いて厚さ０．１２μｍ程度か
らなるプラズマ酸化膜３を成長させる。次に、上記プラ
ズマ酸化膜３を覆うようにウエハー全面にＣＶＤ技術に
より厚さ１．０μｍ程度からなるプラズマ窒化膜２を成
長させる。以上は従来技術と同じである。
【００１１】次に、パッド電極部８を開孔するため、フ
ォトマスク１１のマスクパターンを用いてレジスト１の
パターニングを行う。なお、フォトマスク１１のマスク
パターンはパッド電極部８のみ開孔するように設計した
マスクパターンである。
ォトマスク１１のマスクパターンを用いてレジスト１の
パターニングを行う。なお、フォトマスク１１のマスク
パターンはパッド電極部８のみ開孔するように設計した
マスクパターンである。
【００１２】またパッド電極部８は３５０乃至４００μ
ｍ程度角の大きさであり、後から形成するＣｕ／ＴｉＷ
膜１０と最上層配線層４との接続部分を示す。
ｍ程度角の大きさであり、後から形成するＣｕ／ＴｉＷ
膜１０と最上層配線層４との接続部分を示す。
【００１３】次に、図３に示すように、レジスト１をマ
スクにして最上層配線層４が露出するようにプラズマ酸
化膜３およびプラズマ窒化膜２をドライエッチング技術
により選択的に除去する。
スクにして最上層配線層４が露出するようにプラズマ酸
化膜３およびプラズマ窒化膜２をドライエッチング技術
により選択的に除去する。
【００１４】次に、図４、図５に示すように、レジスト
１除去後、感光基をもつポリイミド樹脂７をウエハー全
面に塗布後、フォトマスク１２のマスクパターンを用い
てポリイミド樹脂７をパターニングしてテーパーなしの
ポリイミド樹脂７ａを形成する。この時ポリイミド樹脂
７の露光現像および熱処理の条件を最適化することによ
り、プラズマ酸化膜３およびプラズマ窒化膜２からなる
絶縁膜１４を露出させず、かつテーパーのついたポリイ
ミド樹脂７ｂを設けることができる。一例としてフォー
カスをずらして露光し、その後に現像することで、ポリ
イミド樹脂７にテーパーをつけることができる。
１除去後、感光基をもつポリイミド樹脂７をウエハー全
面に塗布後、フォトマスク１２のマスクパターンを用い
てポリイミド樹脂７をパターニングしてテーパーなしの
ポリイミド樹脂７ａを形成する。この時ポリイミド樹脂
７の露光現像および熱処理の条件を最適化することによ
り、プラズマ酸化膜３およびプラズマ窒化膜２からなる
絶縁膜１４を露出させず、かつテーパーのついたポリイ
ミド樹脂７ｂを設けることができる。一例としてフォー
カスをずらして露光し、その後に現像することで、ポリ
イミド樹脂７にテーパーをつけることができる。
【００１５】上記実施の形態では、ポリイミド樹脂７に
テーパーをつけることにより、最上層配線層４付近ので
き上がりパッド開孔径が一番小さく形成され、最上層配
線層４より上層にいくほどでき上がりパッド開孔径が大
きく形成される。なお、フォトマスク１２は、フォトマ
スク１１のマスクパターンにおけるパッド開孔部の開孔
径部分のみ１０乃至２０μｍ程度小さく設計しているも
のが望ましく効果が大きい。またテーパー角の角度は６
０乃至７０度が適当であり効果が大きいが、上記以外で
もテーパーをつけることにより効果は見込めるものであ
る。
テーパーをつけることにより、最上層配線層４付近ので
き上がりパッド開孔径が一番小さく形成され、最上層配
線層４より上層にいくほどでき上がりパッド開孔径が大
きく形成される。なお、フォトマスク１２は、フォトマ
スク１１のマスクパターンにおけるパッド開孔部の開孔
径部分のみ１０乃至２０μｍ程度小さく設計しているも
のが望ましく効果が大きい。またテーパー角の角度は６
０乃至７０度が適当であり効果が大きいが、上記以外で
もテーパーをつけることにより効果は見込めるものであ
る。
【００１６】次に、図６に示すように、ＴｉＷ膜および
Ｃｕ膜をそれぞれ０．２μｍ程度、１．６μｍ程度の厚
さでウエハー全面に順次形成する。（図中ではＣｕ／Ｔ
ｉＷ膜１０と表記する。）
Ｃｕ膜をそれぞれ０．２μｍ程度、１．６μｍ程度の厚
さでウエハー全面に順次形成する。（図中ではＣｕ／Ｔ
ｉＷ膜１０と表記する。）
【００１７】次に、図７に示すように、パッド電極部８
のみＣｕ／ＴｉＷ膜１０上を形成するため、Ｃｕ／Ｔｉ
Ｗ膜１０上にレジスト１５を塗布後、所望のＣｕ／Ｔｉ
Ｗ膜１０パターンにレジスト１５をパターニングする。
次に、図８に示すように、エッチング技術を用いてＣｕ
／ＴｉＷ膜１０を選択的に除去し、最終的にパッド電極
部８上のみを金属層であるＣｕ／ＴｉＷ膜１０が覆うよ
うに形成する。
のみＣｕ／ＴｉＷ膜１０上を形成するため、Ｃｕ／Ｔｉ
Ｗ膜１０上にレジスト１５を塗布後、所望のＣｕ／Ｔｉ
Ｗ膜１０パターンにレジスト１５をパターニングする。
次に、図８に示すように、エッチング技術を用いてＣｕ
／ＴｉＷ膜１０を選択的に除去し、最終的にパッド電極
部８上のみを金属層であるＣｕ／ＴｉＷ膜１０が覆うよ
うに形成する。
【００１８】本実施の形態では、ポリイミド樹脂７上お
よび最上層配線層４にのみＣｕ／ＴｉＷ膜１０が形成さ
れるものであるが、上述したように、ポリイミド樹脂７
にはテーパーがついているため、Ｃｕ／ＴｉＷ膜１０を
形成するときにポリイミド樹脂７上および最上層配線層
４上の影となる部分がないためＣｕ／ＴｉＷ膜１０のく
びれが発生せず、両膜上に同等のでき上がり膜厚で形成
できる。次に、上記Ｃｕ／ＴｉＷ膜１０上に半田ボール
（図示せず）を形成した後チップと基板を接続する。
よび最上層配線層４にのみＣｕ／ＴｉＷ膜１０が形成さ
れるものであるが、上述したように、ポリイミド樹脂７
にはテーパーがついているため、Ｃｕ／ＴｉＷ膜１０を
形成するときにポリイミド樹脂７上および最上層配線層
４上の影となる部分がないためＣｕ／ＴｉＷ膜１０のく
びれが発生せず、両膜上に同等のでき上がり膜厚で形成
できる。次に、上記Ｃｕ／ＴｉＷ膜１０上に半田ボール
（図示せず）を形成した後チップと基板を接続する。
【００１９】上記実施の形態ではＣｕ／ＴｉＷ膜１０の
形状がくびれないようにすることで、半田ボールをＣｕ
上に形成するときに、半田ボールとＣｕ間に、空洞の発
生を抑えることができる。従って、半田ボールとＣｕ間
の密着性を向上させ、密着強度をあげることで実装歩留
まりを向上させることができる。
形状がくびれないようにすることで、半田ボールをＣｕ
上に形成するときに、半田ボールとＣｕ間に、空洞の発
生を抑えることができる。従って、半田ボールとＣｕ間
の密着性を向上させ、密着強度をあげることで実装歩留
まりを向上させることができる。
【００２０】また上記実施の形態ではＣｕ／ＴｉＷ膜１
０のカバレッジは、例えばポリイミド樹脂７のテーパー
角度が６０度のとき、８０％程度確保でき、半田ボール
を形成する際に半田ボールとＣｕ間の密着不良は発生し
ない。
０のカバレッジは、例えばポリイミド樹脂７のテーパー
角度が６０度のとき、８０％程度確保でき、半田ボール
を形成する際に半田ボールとＣｕ間の密着不良は発生し
ない。
【００２１】（第２の実施の形態）次に、第２の実施の
形態を図９乃至図１４を参照に説明する。図３、図４、
図６、図９は、第２の実施の形態のフリップチップ構造
を有する半導体装置の最上層配線層４を形成した後の製
造方法を工程順に示した断面図である。図１０、図１３
は、第２の実施の形態のフリップチップ接続構造を有す
る半導体装置の製造過程におけるパッド電極部８の平面
拡大図である。図１０に示すパッド電極部８の平面拡大
図におけるＣ−Ｃ’線に沿った断面拡大図を図９に示
し、図１３に示すパッド電極部８の平面拡大図における
Ｄ−Ｄ’線に沿った断面拡大図を図１２に示している。
形態を図９乃至図１４を参照に説明する。図３、図４、
図６、図９は、第２の実施の形態のフリップチップ構造
を有する半導体装置の最上層配線層４を形成した後の製
造方法を工程順に示した断面図である。図１０、図１３
は、第２の実施の形態のフリップチップ接続構造を有す
る半導体装置の製造過程におけるパッド電極部８の平面
拡大図である。図１０に示すパッド電極部８の平面拡大
図におけるＣ−Ｃ’線に沿った断面拡大図を図９に示
し、図１３に示すパッド電極部８の平面拡大図における
Ｄ−Ｄ’線に沿った断面拡大図を図１２に示している。
【００２２】本実施の形態では、図９、図１１までの工
程は第１の実施の形態に示した工程と同じである。本実
施の形態にて第１の実施の形態と異なるのは、図１２、
図１３に示すように、ポリイミド樹脂７をフォトリソグ
ラフィ技術によりパターニングするときに使用するフォ
トマスク１３は、図９に示すフォトマスク１１と同じフ
ォトマスクを使用して開孔することにある。上記ポリイ
ミド樹脂７の露光現像時の現像条件シーケンスや熱処理
条件の温度・時間を最適化することにより、テーパー角
度がつくような条件を設定し、プラズマ酸化膜３、プラ
ズマ窒化膜２側壁をポリイミドで覆うようにするもので
あり、フォトマスク数を増加することなく、第１の実施
の形態と同様の効果を持たせることができる。
程は第１の実施の形態に示した工程と同じである。本実
施の形態にて第１の実施の形態と異なるのは、図１２、
図１３に示すように、ポリイミド樹脂７をフォトリソグ
ラフィ技術によりパターニングするときに使用するフォ
トマスク１３は、図９に示すフォトマスク１１と同じフ
ォトマスクを使用して開孔することにある。上記ポリイ
ミド樹脂７の露光現像時の現像条件シーケンスや熱処理
条件の温度・時間を最適化することにより、テーパー角
度がつくような条件を設定し、プラズマ酸化膜３、プラ
ズマ窒化膜２側壁をポリイミドで覆うようにするもので
あり、フォトマスク数を増加することなく、第１の実施
の形態と同様の効果を持たせることができる。
【００２３】また本実施の形態では、図１２に示すよう
に、第１の実施の形態よりポリイミド樹脂７のテーパー
角度は５０乃至６０度付近と小さくなる。従って、ポリ
イミド樹脂７上および最上層配線層４に形成されるＣｕ
／ＴｉＷ膜１０のカバレッジは安定的になるだけでな
く、後で形成する半田ボールとの接触面積が大きくな
り、Ｃｕ膜と半田ボールとの密着性が向上する。
に、第１の実施の形態よりポリイミド樹脂７のテーパー
角度は５０乃至６０度付近と小さくなる。従って、ポリ
イミド樹脂７上および最上層配線層４に形成されるＣｕ
／ＴｉＷ膜１０のカバレッジは安定的になるだけでな
く、後で形成する半田ボールとの接触面積が大きくな
り、Ｃｕ膜と半田ボールとの密着性が向上する。
【００２４】また本実施の形態において、パッド電極上
に形成する金属層はＣｕ／ＴｉＷ膜１０に限定するもの
ではなく銅（Ｃｕ）膜とチタン（Ｔｉ）、タングステン
（Ｗ）、窒化チタン（ＴｉＮ）、チタンタングステン
（ＴｉＷ）のうち少なくとも１つの層を含む層を順次形
成する積層構造であればよい。また前記最上層配線層４
上の絶縁膜１４に関し、本実施の形態に示したプラズマ
酸化膜３とプラズマ窒化膜２の積層構造は一例にすぎ
ず、プラズマ窒化膜２およびプラズマ酸化膜３のうち少
なくとも１つの層を含んでいればよい。また本実施の形
態に示した最上層配線層４上の絶縁膜１４や金属層の膜
厚は一例にすぎず、膜の種類や形成条件に応じて異なる
のは言うまでもない。
に形成する金属層はＣｕ／ＴｉＷ膜１０に限定するもの
ではなく銅（Ｃｕ）膜とチタン（Ｔｉ）、タングステン
（Ｗ）、窒化チタン（ＴｉＮ）、チタンタングステン
（ＴｉＷ）のうち少なくとも１つの層を含む層を順次形
成する積層構造であればよい。また前記最上層配線層４
上の絶縁膜１４に関し、本実施の形態に示したプラズマ
酸化膜３とプラズマ窒化膜２の積層構造は一例にすぎ
ず、プラズマ窒化膜２およびプラズマ酸化膜３のうち少
なくとも１つの層を含んでいればよい。また本実施の形
態に示した最上層配線層４上の絶縁膜１４や金属層の膜
厚は一例にすぎず、膜の種類や形成条件に応じて異なる
のは言うまでもない。
【００２５】以上説明したように上記各実施の形態によ
れば、パッド電極上に形成するＣｕ／ＴｉＷ膜１０の形
状がくびれないようにすることで、半田ボールをＣｕ膜
上に形成するときに、半田ボールとＣｕ膜間のくびれ部
分に残りやすかった空気の発生箇所をなくし、空洞の発
生を抑えることができる。従って、半田ボールとＣｕ膜
間の密着性を向上させ、密着強度をあげることで実装歩
留まりを向上させることができる。
れば、パッド電極上に形成するＣｕ／ＴｉＷ膜１０の形
状がくびれないようにすることで、半田ボールをＣｕ膜
上に形成するときに、半田ボールとＣｕ膜間のくびれ部
分に残りやすかった空気の発生箇所をなくし、空洞の発
生を抑えることができる。従って、半田ボールとＣｕ膜
間の密着性を向上させ、密着強度をあげることで実装歩
留まりを向上させることができる。
【００２６】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
【００２７】
【発明の効果】本発明は以上のように構成されているの
で、パッド電極上に形成するＣｕ／ＴｉＷ膜の形状がく
びれないようにすることで、半田ボールをＣｕ膜上に形
成するときに、半田ボールとＣｕ膜間のくびれ部分に残
りやすかった空気の発生箇所をなくし、空洞の発生を抑
えることができる。従って半田ボールとＣｕ膜間の密着
性を向上させ、密着強度をあげることで実装歩留まりを
向上させることができる。
で、パッド電極上に形成するＣｕ／ＴｉＷ膜の形状がく
びれないようにすることで、半田ボールをＣｕ膜上に形
成するときに、半田ボールとＣｕ膜間のくびれ部分に残
りやすかった空気の発生箇所をなくし、空洞の発生を抑
えることができる。従って半田ボールとＣｕ膜間の密着
性を向上させ、密着強度をあげることで実装歩留まりを
向上させることができる。
【図１】第１の実施の形態のフリップチップ構造を有す
る半導体装置の最上層配線層パターンを形成した後の製
造方法を工程順に示した断面拡大図である。
る半導体装置の最上層配線層パターンを形成した後の製
造方法を工程順に示した断面拡大図である。
【図２】第１の実施の形態のフリップチップ接続構造を
有する半導体装置の製造過程におけるパッド電極部の平
面拡大図である。
有する半導体装置の製造過程におけるパッド電極部の平
面拡大図である。
【図３】第１、第２の実施の形態のフリップチップ構造
を有する半導体装置の最上層配線層パターンを形成した
後の製造方法を工程順に示した断面拡大図である。
を有する半導体装置の最上層配線層パターンを形成した
後の製造方法を工程順に示した断面拡大図である。
【図４】第１の実施の形態のフリップチップ接続構造を
有する半導体装置の製造過程におけるパッド電極部の平
面拡大図である。
有する半導体装置の製造過程におけるパッド電極部の平
面拡大図である。
【図５】第２の実施の形態のフリップチップ構造を有す
る半導体装置の最上層配線層を形成した後の製造方法を
工程順に示した断面図である。
る半導体装置の最上層配線層を形成した後の製造方法を
工程順に示した断面図である。
【図６】第１、第２の実施の形態のフリップチップ構造
を有する半導体装置の最上層配線層パターンを形成した
後の製造方法を工程順に示した断面拡大図である。
を有する半導体装置の最上層配線層パターンを形成した
後の製造方法を工程順に示した断面拡大図である。
【図７】第１の実施の形態のフリップチップ構造を有す
る半導体装置の最上層配線層パターンを形成した後の製
造方法を工程順に示した断面拡大図である。
る半導体装置の最上層配線層パターンを形成した後の製
造方法を工程順に示した断面拡大図である。
【図８】第１の実施の形態のフリップチップ構造を有す
る半導体装置の最上層配線層パターンを形成した後の製
造方法を工程順に示した断面拡大図である。
る半導体装置の最上層配線層パターンを形成した後の製
造方法を工程順に示した断面拡大図である。
【図９】第２の実施の形態のフリップチップ構造を有す
る半導体装置の最上層配線層を形成した後の製造方法を
工程順に示した断面図である。
る半導体装置の最上層配線層を形成した後の製造方法を
工程順に示した断面図である。
【図１０】第２の実施の形態のフリップチップ接続構造
を有する半導体装置の製造過程におけるパッド電極部の
平面拡大図である。
を有する半導体装置の製造過程におけるパッド電極部の
平面拡大図である。
【図１１】パッド電極部の断面拡大図である。
【図１２】パッド電極部の断面拡大図である。
【図１３】第２の実施の形態のフリップチップ接続構造
を有する半導体装置の製造過程におけるパッド電極部の
平面拡大図である。
を有する半導体装置の製造過程におけるパッド電極部の
平面拡大図である。
【図１４】パッド電極部の断面拡大図である。
【図１５】従来のフリップチップ構造を有する半導体装
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
【図１６】従来のフリップチップ構造を有する半導体装
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
【図１７】従来のフリップチップ構造を有する半導体装
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
【図１８】従来のフリップチップ構造を有する半導体装
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
【図１９】従来のフリップチップ構造を有する半導体装
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
置における最上層配線層パターンを形成した後の製造方
法の断面拡大図である。
【図２０】フリップチップ接続構造を有する半導体装置
のモデル図である。
のモデル図である。
１，１５…レジスト ２…プラズマ窒化膜 ３…プラズマ酸化膜 ４…最上層配線層 ５…下層絶縁膜 ７…ポリイミド樹脂 ７ａ…テーパーなしのポリイミド樹脂 ７ｂ…テーパーをつけたポリイミド樹脂 ８…パッド電極部 １０…Ｃｕ／ＴｉＷ膜 １１，１２，１３…フォトマスク １４…絶縁膜
Claims (8)
- 【請求項１】 半田ボールをＣｕ膜上に形成するときに
半田ボールとＣｕ膜間のくびれ部分に残りやすかった空
気の発生箇所をなくして空洞の発生を抑えることができ
るフリップチップ接続構造であって、 ポリイミド樹脂をパッシベーション膜に用いるフリップ
チップ接続構造を有する半導体装置において、前記ポリ
イミド樹脂は、最上層配線層より上層にある絶縁膜を完
全に覆うとともに、パッド電極部の開孔部側面にテーパ
ーを有することを特徴とするフリップチップ接続構造。 - 【請求項２】 前記絶縁膜はプラズマ窒化膜またはプラ
ズマ酸化膜のうち少なくとも１つの層を含むことを特徴
とする請求項１に記載のフリップチップ接続構造。 - 【請求項３】 半田ボールをＣｕ膜上に形成するときに
半田ボールとＣｕ膜間のくびれ部分に残りやすかった空
気の発生箇所をなくして空洞の発生を抑えることができ
る半導体装置であって、 ポリイミド樹脂をパッシベーション膜に用いるフリップ
チップ接続構造を有する半導体装置において、前記ポリ
イミド樹脂は、最上層配線層より上層にある絶縁膜を完
全に覆うとともに、パッド電極部の開孔部側面にテーパ
ーを有することを特徴とする半導体装置。 - 【請求項４】 前記絶縁膜がプラズマ窒化膜またはプラ
ズマ酸化膜のうち少なくとも１つの層を含むことを特徴
とする請求項３に記載の半導体装置。 - 【請求項５】 半田ボールをＣｕ膜上に形成するときに
半田ボールとＣｕ膜間のくびれ部分に残りやすかった空
気の発生箇所をなくして空洞の発生を抑えることができ
るフリップチップ接続構造を有する半導体装置製造方法
であって、 下層絶縁膜上にＡｌ配線からなる最上層配線層を形成す
る工程と、 ウエハー全面に絶縁膜を形成する工程と、 パッド電極部上にある前記絶縁膜を選択的にエッチング
除去する工程と、 前記絶縁膜を完全に覆うとともに、前記パッド電極部の
開孔部側面にテーパーをつけて前記ポリイミド樹脂を形
成する工程を有することを特徴とする半導体装置製造方
法。 - 【請求項６】 前記最上層配線層および前記ポリイミド
樹脂からなるパッド電極上に、後に上層部に形成する半
田ボールと接続するための金属層を形成する工程を有す
ることを特徴とする請求項５に記載の半導体装置製造方
法。 - 【請求項７】 パッド電極上に形成する前記金属層は、
銅膜とチタン、タングステン、窒化チタン、チタンタン
グステンのうち少なくとも１つの層を含む層を順次形成
する積層構造であることを特徴とする請求項５または６
に記載の半導体装置製造方法。 - 【請求項８】 フォトリソグラフィ技術により前記ポリ
イミド樹脂をパターニングする工程に用いるフォトマス
クのマスクパターンは、フォトリソグラフィ技術により
前記絶縁膜をパターニングする工程に用いる前記フォト
マスクのマスクパターンと同一の配置であることを特徴
とする請求項５乃至７のいずれか一項に記載の半導体装
置製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208703A JP2001035876A (ja) | 1999-07-23 | 1999-07-23 | フリップチップ接続構造、半導体装置および半導体装置製造方法 |
| KR1020000042123A KR100332935B1 (ko) | 1999-07-23 | 2000-07-22 | 플립 칩 접속 구조를 갖는 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208703A JP2001035876A (ja) | 1999-07-23 | 1999-07-23 | フリップチップ接続構造、半導体装置および半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035876A true JP2001035876A (ja) | 2001-02-09 |
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|---|---|---|---|
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|---|---|
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| KR (1) | KR100332935B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9685419B2 (en) | 2007-06-15 | 2017-06-20 | Rohm Co., Ltd. | Semiconductor device |
| JP2008311531A (ja) * | 2007-06-15 | 2008-12-25 | Rohm Co Ltd | 半導体装置 |
| US10510700B2 (en) | 2007-06-15 | 2019-12-17 | Rohm Co., Ltd. | Semiconductor device |
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| JP7052293B2 (ja) | 2017-10-31 | 2022-04-12 | 株式会社デンソー | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100332935B1 (ko) | 2002-04-20 |
| KR20010066951A (ko) | 2001-07-11 |
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