JP2006332694A - 半導体表面上に金属バンプを形成する方法 - Google Patents

Abstract

【課題】 本発明は、半導体表面上に金属バンプを形成する方法を提供する。
【解決手段】 パシベーション層中に作製された導体パッドに対する開口を含んだパシベーション層上にバリヤー層を付着させる。導体パッドと整列していて、導体パッドの表面にほぼ等しい直径を有していて、バリヤー層をオーバーレイする３つの金属層のカラムを形成させる。カラムを構成する３つの金属層は、バリヤー層と接触している層から始まって、ピラー金属層、アンダーバンプ金属層、およびはんだ金属層をこの順序にて含む。ピラー金属層の直径を減少させ、パシベーション層の表面からバリヤー層を選択的に除去し、その後にはんだ金属のリフロー処理を行って、本発明のはんだバンプを完成させる。
【選択図】 図１

Description

発明の属する技術分野
本発明は集積回路素子の製造に関し、さらに詳細には、信頼性の高い微細ピッチのはんだバンプを低コストで作製する方法に関する。

従来の技術
半導体素子の実装については、長年にわたって、半導体素子の機能サイズのさらなる減少（素子性能の向上と素子製造コストの減少という二重の要件によって促される）に重点が置かれている。こうした傾向に基づいて半導体素子密度の大幅な増大がもたらされており、素子またはパッケージのＩ／Ｏ能力に益々重点が置かれるようになっている。従って、集積回路と他の回路もしくはシステム部品とを接続する金属接続物がより一層重要になってきており、半導体素子のさらなる小型化と相俟って、回路の性能に対して益々好ましくない影響を及ぼすようになっている。金属相互接続物の寄生容量と抵抗が増大すると、チップの性能が大幅に低下することがある。この点に関して最も重要なのは、電源バス（ｐｏｗｅｒ ｂｕｓ）もしくは接地バス（ｇｒｏｕｎｄ ｂｕｓ）に沿っての電圧低下、および臨界信号路（ｃｒｉｔｉｃａｌ ｓｉｇｎａｌ ｐａｔｈｓ）のＲＣ遅延である。より幅広の金属線を使用することによって抵抗を少なくしようとすると、これら金属線の容量がより高くなる。

こうした実装上の問題を解決するためにとられているアプローチの１つは、相互接続ワイヤ用に低抵抗の金属（たとえば銅）を開発することであるが、信号線間に低誘電率の材料が使用されている。Ｉ／Ｏ能力の問題を解決するための他のアプローチは、適切な製造コストでチップを相互接続する高信頼性の方法をもたらすようなチップ実装技術を設計することである。こうしたことからフリップ・チップ・パッケージが開発された。

フリップ・チップ技術により、チップのＡｌパッド上にバンプ（一般にはＰｂ／Ｓｎはんだ）が作製され、パッケージ媒体（ｐａｃｋａｇｅ ｍｅｄｉａ）（通常は、セラミックまたはプラスチックをベースとしている）にパンプが直接相互接続される。フリップ・チップは、最短路を介して、表を下にしてパッケージ媒体に接合される。これらの技術は、単一チップの実装だけでなく、複数チップ又は集積されたレベルの実装（パッケージがより大きい）にも、および幾つかのチップを収容してより大きな機能ユニットを形成するより高度な基板にも適用することができる。

いろいろなＩ／Ｏ相互接続物を使用するフリップ・チップ技術は、パッケージに対する極めて低いインダクタンスの相互接続と相俟って、素子への最も高い密度の相互接続を達成するという利点を有する。しかしながら、予備試験可能性（ｐｒｅ−ｔｅｓｔａｂｉｌｉｔｙ）、接合後の目視検査、およびはんだバンプの疲労を防止するための熱膨張係数（ＣＴＥ）の整合などが、まだ課題として残っている。幾つかのパッケージを一緒に実装する場合（たとえば、プラスチック基板へのセラミックパッケージの表面実装など）、ＣＴＥが不整合であると、はんだ−鉛接合部に対して大きな熱応力を引き起こすことがあり、従って温度サイクル操作によるはんだ疲労によって接合部の破壊が起こることがある。

従来技術の基板実装は、セラミックとプラスチックのフリップ・チップ実装を使用する。セラミック基板の実装は高コストであり、全体としてのパッケージの性能を制約することがわかっている。最近では、プラスチック基板のフリップ・チップ実装が見られるようになり、このタイプの実装が設計の大きな流れとなっていて、大量のフリップ・チップ・パッケージの製造においてしばしば使用されている。プラスチック基板のフリップ・チップ・パッケージは、低密度のフリップ・チップ集積回路（ＩＣ）に使用されると充分に機能を果たす。ＩＣから出ているピンの数が多い場合（すなわち３５０ピンを越える場合）、あるいはＩＣから出ているピンの数が３５０ピンより少ないが、必要とされる全体としてのパッケージサイズが小さい場合、プラスチックのフリップ・チップ構造物は複雑かつ高コストになる。このことは、プラスチックのフリップ・チップ・パッケージを製造するのに使用される多層構造物に対してトレースすることができる。この多層構造物を使用すると、一般には２〜３ミルの範囲のパッケージ線密度が得られる。この線密度は、単層内のパッケージに対してチップＩ／Ｏからはんだボールまでファンアウト（ｆａｎ ｏｕｔ）を達成するには充分とは言えず、従って多層アプローチが求められることになる。多層アプローチは比較的厚い（５０〜７５μｍ）誘電体層を使用し、これらの層は、プラスチックのフリップ・チップ・パッケージが実装されるラミネート基板の熱膨張係数（ＣＴＥ）よりかなり高いＣＴＥを有する。こうしたＣＴＥの差を和らげるために、全体としてのパッケージを（熱的および機械的に）バランスさせなければならず、従ってさらなる材料と、これらの材料を施すためのさらなるプロセス工程が使用され、このためボール・グリッド・アレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージのコストが増し、いろいろ問題が生じる。

半導体素子を製造する上での、素子と素子機能（ｄｅｖｉｃｅ ｆｅａｔｕｒｅｓ）とを相互接続する技術が、今日のようなサブミクロン素子の時代においても依然として続いている課題である。こうした目的に対してボンドパッドとはんだバンプがしばしば使用されており、従って、単純で、信頼性が高くて、そして低コストのボンドパッドとはんだバンプを製造することに継続的な努力が注がれている。

ボンドパッドは一般に、素子エレメントを結びつけるために、またダイの露出接点区域をもたらすために使用される。これらの接点区域は、ダイに対して外部の部品にダイを結びつけるのに適切である。たとえば、ボンドワイヤの一端が半導体ダイのボンドパッドに結びつけられ、そしてボンドワイヤの他端がプリント回路基板の一部に結びつけられる。従来技術に対しては、ボンドパッドの信頼性を高めつつ製造プロセスが単純化できるような、ボンドパッドの製造面での改良が絶えず求められている。

ボンドパッドに一般的に使用される材料としては、タングステンやアルミニウム等の金属材料があるが、ドーピング量の多いポリシリコンも材料を接触させるのに使用することができる。ボンドパッドは半導体素子の上表面に形成され、このとき導電性材料が絶縁性の誘電体層中に埋め込まれることが多い。ポリシリコンをボンドパッド材料として使用する場合、Ｎ−領域と接触させるためのｎ−型ドーパントをポリシリコンにドーピングすることができるが、Ｐ−領域と接触させるためのｐ−型ドーパントをポリシリコンにドーピングすることもできる。こうしたドーピングというアプローチにより、ドーパントの相互拡散とマイグレーションが防止される。ボンドパッドのエリアに対しては低い接触抵抗が必要とされるが、湿気や化学溶媒の吸収の防止、薄いフィルムの接着特性、離層、および亀裂についての検討がボンドパッドの作製に対しては重要である。

アルミニウムボンドパッドを作製するのに使用される従来の加工シーケンスは、半導体表面（一般にはシリコン単結晶基板の表面）からスタートする。半導体表面を覆うようにイントラメタル誘電体（Ｉｎｔｒａ Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）（ＩＭＤ）の層を付着させ、ＩＭＤ層の表面を覆うように金属（一般にはアルミニウム）の層を付着させる。金属の層をパターン焼き付けし、一般にはフォトレジスト層および写真平板法とエッチカング法の従来法を使用してエッチングする。この方法でボンドパッドを作製した後、ＩＭＤの層を覆うようにパシベーション層を付着させる。再び写真平板法とエッチング法を使用して、ボンドパッドと整列した開口をパシベーション層中に作製する。

次に、導体パッド（ｃｏｎｔａｃｔ ｐａｄ）上にはんだバンプを作製するのに使用される従来法について説明する。図１〜４は、相互接続バンプを作製するのに使用される方法の１つの例をしている。半導体表面１０に金属導体パッド１４が設けられており、半導体表面１０はパシベーション層１２で保護されている。パシベーション層１２に開口１９が造られており、金属導体パッド１４の表面が、この開口１９を通して露出されている。図２では、パシベーション層１２の表面を覆うように誘電体層１６を付着させている。誘電体層１６をパターン焼き付け及びエッチングし、これによって金属パッド１４と整列していて、金属パッド１４の表面を部分的に露出させる開口２１を誘電体層１６に作製する。一般にはアンダーバンプメタラージ（ＵＢＭ）を使用して、誘電体層１６を覆うように金属層１８を作製し、このとき金属層１８は、開口２１の内部で金属パッド１４の表面と接触している。金属パッド１４の上に位置する金属層１８の区域は、プロセシングにおける後の段階で、相互接続バンプが造られる台座（ｐｅｄｅｓｔａｌ）を形成する。この台座はさらに、フォトレジストもしくは誘電体物質を含有する１つ以上の層の付着とパターン焼き付けによって垂直方向に延ばすことができる（これらの追加層は図２には示されていない）。これらの層は本質的に層１６の形状を有しており、幾つかある最終的な加工工程のうちの、相互接続バンプの形成のために施される工程時において除去される。

フォトレジスト層（図示せず）を付着させ、パターン焼き付けし、エッチングし、これによって導体パッド１４と整列した開口を作製する。次いで、図３におけるたとえば銅やニッケルの金属層２０（作製しようとする相互接続バンプの台座の一体部分を形成する）を、フォトレジスト層に作製された、また金属層１８の表面上において作製された開口において電気メッキし、これによりメッキ工程時において層１８が下側電極として機能する。従来技術での使用における層２０は約１〜１０μｍの厚さを有しており、通常の厚さは約５μｍである。最後に、層２０の表面にはんだ層２２を電気メッキする。次いで、パターン焼き付けされたフォトレジスト層を除去する。

金属層１８をエッチングし（図４）、相互接続バンプのための台座のみを所定の場所に残す。このエッチングプロセス時に、付着させた層２０と２２がマスクとして機能する。前記のように、図２における台座のさらなる造形のために誘電体層またはフォトレジスト層の追加層が付着されている場合、これらの層もこの時点において除去される。

はんだペースト又ははんだフラックス（図示せず）をはんだ層２２に施し、通常は窒素雰囲気下でリフロー表面にてはんだ２２を溶融し、これにより球状の相互接続バンプ２２（図４に示す）が作製される。

相互接続バンプの台座をさらに造形するのに使用できる誘電体層またはフォトレジスト層の上記追加層の他に、相互接続バンプの作製を目的としている応用の多くは、バリヤー層として機能するか、あるいは他の特定の目的（たとえば、種々のオーバーレイ層の接着性の改良、または隣接層間の物質の拡散防止）を有する金属層を利用する。これらの層はまとまって図４の層１８を形成し、上記から明らかなように、作製されるバンプの形状に対して影響を及ぼし、従ってしばしばボール・リミティング・メタル（Ｂａｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌ）（ＢＬＭ）層と呼ばれる。しばしば使用されるＢＬＭ層は、クロム、銅、および金の連続したオーバーレイ層であり、このときクロムは、下側に存在するアルミニウム導体パッドとの接着性を高めるのに使用されており、銅層は、下側層へのはんだ物質の拡散を防ぐよう機能しており、そして金層は、銅層の表面の酸化を防ぐよう機能している。ＢＬＭ層は、図２〜４における層１８である。

素子密度を上げると、作製された半導体素子の一部である部品とエレメントの接近度が増す。こうした接近度の増大は、半導体素子のエレメント間のスペーシングまたは“ピッチ”の減少をもたらす。最先端の技術は約２００μｍのピッチを有するはんだバンプを使用し、素子密度のさらなる増大に対して制約を及ぼす。信頼性という点において、はんだバンプのピッチをさらに減少させる上で制約を受ける（従って、はんだバンプに対して比較的大きなボールサイズが要求されるということである）。このようにはんだボールが比較的大きいと、はんだボールのピッチのさらなる減少が制約を受ける。

多くの用途において、はんばバンプは、Ｉ／Ｏボンドパッドと基板すなわちプリント回路基板との間の相互接続物として使用されている。大きなはんだボールは高いスタンドオフをもたらす。なぜなら、高いスタンドオフのはんだボールは、より良好な熱的性能を有するからである（ＣＴＥの不整合を防止するのがより容易になり、従ってはんだボールに及ぼす熱応力が少なくなる）。従って、相互接続の信頼性を保持するためには、大きなはんだボールが必要とされる。ソフトエラー（ｓｏｆｔ ｅｒｒｏｒ）（電気的または機能的なエラー）が起こるのを防ぐために低アルファ（ｌｏｗ−ａｌｐｈａ）のはんだが施され、これにより不注意なメモリ・ディスチャージ（ｍｅｍｏｒｙ ｄｉｓｃｈａｒｇｅ）や不正確な電圧セッティング（１または０）が起こる可能性が取り除かれる。

Ｄａｓｓらによる米国特許第６，１６２，６５２号は、ボンドパッドの表面にはんだバンプを付着させることを含めて、集積回路素子を試験することについて開示している。
Ｆａｒｎｗｏｒｔｈらによる米国特許第５，７５６，３７０号は、試験用半導体ダイとの一時的な接続を形成させるための規格適合の接点システム、および柔軟な接点システムを製造するための方法を開示している。

Ｈｕｂａｃｋｅｒによる米国特許第５，５５４，９４０号は、接点バンプが取り付けられている半導体素子の精確な検査、および周辺テストパッドの形成について開示している。

Ｓｅｐｐａｌａらによる米国特許第５，６６５，６３９号、Ｏｈｓａｗａらによる米国特許第６，０５１，４５０号、およびＬｉｎによる米国特許第５，８８２，９５７号は、関連したバンププロセス（ｂｕｍｐ ｐｒｏｃｅｓｓ）を開示している。

Ｃｈａｏらによる米国特許第５，６３３，５３５号は、乾式レジストを使用するペデスタルプロセス（ｐｅｄｅｓｔａｌ ｐｒｏｃｅｓｓ）を開示している。
Ｌｉｎによる米国特許第６，１０３，５５２号は、はんだバンプの形成を含むウエハー・スケールの実装を達成するための方法とパッケージを開示している。

発明の要旨
本発明の主要な目的は、微細ピッチのはんだバンプを作製する方法を提供することにある。

本発明の他の目的は、より小さなはんだバンプを作製する方法、そしてさらに、微細ピッチのはんだバンプの作製を可能にする方法を提供することにある。
本発明のさらに他の目的は、はんだバンプの高さを増大させることによる、高信頼性の微細ピッチのはんだバンプを作製するための原価効率の良い方法を提供することにある。この目的は、はんだバンプの信頼性が、はんだボールと下側に存在する基板との間の距離の２乗に比例して向上する、という考え方に基づいている。

本発明のさらに他の目的は、はんだバンプを作製する原価効率の良い方法を提供することにある。こうした原価効率の良い方法は、標準的なはんだ材料を使用することによって、そしてそれと共に高コストの“低−αはんだ”の必要性をなくすことによって達成される。

本発明のさらに他の目的は、メモリー製品に及ぼすアルファ効果を少なくすることによって微細ピッチはんだバンプを作製する、原価効率の良い方法を提供することにある。
本発明のさらに他の目的は、はんだバンプ作製プロセスが完了した後のフラックスの清浄操作が容易なはんだバンプ作製法を提供することにある。

本発明のさらに他の目的は、アンダーフィルの簡単な施しを可能にするはんだバンプ作製法を提供することにある。
本発明の方法によれば、半導体表面上に導体パッドを形成し、これに誘電体の層がオーバーレイしている。導体パッドを保護するために、誘電体層を覆うようにパシベーション層を付着させ、導体パッドの表面を部分的に露出させる開口をパシベーション層中に作製する。パシベーション層中に作製した開口を含めて、パシベーション層を覆うようにバリヤー層を付着させる。バリヤー層をオーバーレイしていて、導体パッドと整列していて、導体パッドの表面にほぼ等しい直径を有する３つの金属層のカラムを形成する。これら３つの金属層は連続していて、バリヤー層と接触している層から始めて、ピラー金属の層、アンダーバンプ金属の層、およびはんだ金属の層で構成されている。ピラー金属層の直径を減少させ、はんだ金属のリフローにより本発明のはんだバンプの形成が完了した後に、パシベーション層の表面からバリヤー層を選択的に除去する。

好ましい態様の説明
図５を参照すると、第１のプロフィールを有する本発明の完成はんだバンプの断面が示されている。“プロフィール”とは、はんだバンプ作製における最終工程のうちの一工程時に、バリヤー金属の層がエッチングされるときの違いを表わしている。

本発明のはんだバンプの第１のプロフィールに対しては、露出バリヤー金属の等方性エッチングが行われ、露出バリヤー金属が除去される（但し、このバリヤー金属が本発明のピラー金属の下側に存在している場合は除く）。

本発明のはんだバンプの第２のプロフィールに対しては、露出バリヤー金属の異方性エッチングが行われ、露出バリヤー金属が除去される（但し、このバリヤー金属が、はんだバンプのリフロー前に、はんだバンプによって異方性エッチングから遮蔽されている場合は除く）。

図５において断面で示されているのは、本発明のはんだバンプの第１のプロフィールであり、このはんだバンプのエレメントは以下の通りである：
−１０、その上にはんだバンプが作製される半導体表面であって、一般にはシリコン半導体基板の表面である；
−３０、半導体表面１０を覆うように付着させた誘電体層；
−３２、誘電体層３０の表面上に作製された導体パッド；
−３４、誘電体層３０の表面を覆うように付着させた、パターン焼き付けされたパシベーション層； パシベーション層３４に開口が造られていて、導体パッド３２の表面を部分的に露出させている；
−３６、等方的にエッチングされたバリヤー金属層； このバリヤー金属層は等方的にエッチングされているので、バリヤー金属は、パシベーション層３４の表面から完全に除去されている（但し、オーバーレイしているはんだバンプのピラー金属（３８）によってバリヤー金属が被覆されている場合は除く）；
−３８、はんだバンプのピラー金属；
−４０、はんだバンプのピラー金属３８をオーバーレイするように作製されたアンダーバンプ金属の層；
−４０、はんだ金属。

図６にて断面で示されているのは、本発明のはんだバンプの第２のプロフィールであり、このはんだバンプのエレメントは、異方的にエッチングされた層３５（バリヤー金属層）が、異方性エッチングの特質により、図６の断面にて示すようにピラー金属３８に対して突き出ている、という点を除けば、本発明のはんだバンプの第１のプロフィールに関して記載したエレメントと同じである。

図７〜１６は、図５と６にて断面で示されているはんだバンプが得られる、本発明のプロセスの詳細を示している。
図７は、基板１０の表面上部分の断面を示している。以下にエレメントについて記載する：
−１０、シリコン基板であり、その表面上に金属導体パッド３２が作製されている；
−３０、基板１０の表面を覆うように付着させた誘電体層；
−３２、金属導体パッド、一般にはアルミニウムを含み、誘電体層３０の表面上に作製される；
−３４、誘電体層３０の表面を覆うように付着させたパシベーション層であり、金属導体パッド３２と整列していて、導体パッド３２の表面を部分的に露出させている開口がパシベーション層３４に作製されている；
−３６、パシベーション層３４の表面を覆うように作製されたバリヤー金属層であって、パシベーション層３４に作製されている開口を含み、下側に存在する導体パッド３２と接触している。

層３０に対する誘電体材料としては、一般的に使用されている誘電体材料〔たとえば、二酸化ケイ素（ドーピングされている場合と、そうでない場合）、オキシ窒化ケイ素、パリレン、ポリイミド、スピン−オン−ガラス（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）、プラズマ酸化物、またはＬＰＣＶＤ酸化物など〕のいずれも使用することができる。本発明の誘電体層３０の付着に対して使用される材料は上記材料に限定されず、当業界において広く使用されている誘電体のいずれも使用できる。

金属導体パッド３２の作製に対しては、たとえばアルミニウム−銅材料（アルミニウム導体パッド作製用）を供給源として使用し、約１００〜４００℃の温度および約１〜１００ミリトルの圧力にて約１０〜４００ｓｃｃｍの流量で約４００〜１１０００オングストロームの厚さに金属ｒｆスパッタリングするという従来法を使用することができる。金属層を付着させた後、パターン焼き付けとエッチングを行ってアルミニウム導体パッド３２を作製しなければならない。このパターン焼き付けとエッチングでは、従来の写真平板法、従来のパターン焼き付け法、および従来のエッチング法が使用される。Ａｌ−Ｃｕの付着層は、Ｃｌ₂／Ａｒをエッチング液として使用して、５０〜２００℃の温度にて、Ｃｌ₂に対しては約２０ｓｃｃｍの、Ａｒに対しては１０００ｓｃｃｍのエッチング液流量にて、約５０ミリトル〜約１０トルの圧力にて、３０〜２００秒のエッチング時間でエッチングすることができる。

代表的なアプリケーションでは、半導体素子もしくは半導体基板における導線（ｃｏｎｄｕｃｔｉｎｇ ｌｉｎｅｓ）の種々の層の表面上に化学蒸着（ＣＶＤ）法を使用して絶縁層（たとえば、酸化ケイ素や酸素含有ポリマー）を付着させて、導電性の相互接続線を互いに隔離する。相互接続線のパターン焼き付け層上にさらに絶縁層を付着させることができ、絶縁層に金属バイアスが造られた状態で相互接続線の連続層間の電気的接触が確立される。チップに対する電気的接触は一般に、相互接続金属線のパターン焼き付けレベルとの電気的インターフェースを形成するボンディング・パッドまたは導体パッドによって確立される。信号線と電源／接地線は、ボンディング・パッドまたは導体パッドに接続することができる。ボンディング・パッドまたは導体パッドをチップの表面上に作製した後、ボンディング・パッドの表面を覆うようにパシベーション層を付着させることによってボンディング・パッドまたは導体パッドを不動態化し、電気的に絶縁する。パシベーション層は、ＣＶＤによって付着される酸化ケイ素／窒化ケイ素（ＳｉＯ₂／Ｓｉ₃Ｎ₄）を含有してよい。このパシベーション層をパターン焼き付け及びエッチングして、パシベーション層にボンディング・パッドまたは導体パッドのための開口を作製し、その後に第２の比較的厚いパシベーション層を付着させて、さらなる絶縁、ならびに湿気や汚染物からの、またチップ集成時における機械的損傷からのチップ表面のさらなる保護を果たすことができる。

パシベーション層の作製に対しては種々の材料が使用されている。パシベーション層は、ＣＶＤによって付着させた酸化ケイ素／窒化ケイ素（ＳｉＯ₂／Ｓｉ₃Ｎ₄）を含有してよく、感光性ポリイミドの層であってもよく、あるいは窒化チタンを含んでもよい。パシベーション層に対して使用されることの多い他の材料はリンをドーピングした二酸化ケイ素であり、一般には、低温ＣＶＤ法を使用して、アルミニウム相互接続物の最終層上に付着させる。近年、パシベーション層の作製に対しては、感光性ポリイミドが使用されることが多い。従来のポリイミドは、半導体素子構造物におけるアプリケーションに対して多くの優れた特性を有する。感光性ポリイミドはこれらの同じ特性を有するが、これに加えて、フォトレジストマスクのようにパターン焼き付けすることができ、またパターン焼き付けとエッチングの後に、表面上に残存してパシベーション層として機能することもできる。一般には、表面の接着性を向上させ、緊張状態を低下させるために、たとえば従来のフォトレジスト・スピン・コーティングによって、先ず最初に前駆体層を付着させる。低温でのプリベーク（ｐｒｅ−ｂａｋｅ）の後に、たとえばステップアンドリピート式投影露光装置と光源としての紫外線とを使用して、この前駆体を露出させる。このようにして露出させた前駆体の部分に対して架橋反応を起こさせ、これによって、露出していない区域（架橋していない区域）がボンディング・パッド上に残る。引き続き行われる現像操作時において、露出していないポリイミド前駆体層（ボンディング・パッド上）が溶解され、これによってボンディング・パッド上に開口が得られる。熱キュアーの最終工程を施すことにより、ポリイミドの耐久性高品質パシベーション層が残る。

パシベーション層３４を付着させるための本発明の好ましい材料はプラズマ・エンハンスト窒化ケイ素（ＰＥ Ｓｉ₃Ｎ₄）であり、ＰＥＣＶＤ技術を使用して、約３５０〜４５０℃の温度および約２．０〜２．８トルの圧力にて、約８〜１２秒の継続時間で付着させる。ＰＥ Ｓｉ₃Ｎ₄の層３２は、約２００〜８００オングストロームの厚さに付着させることができる。

次いで、ＰＥ Ｓｉ₃Ｎ₄の層３４をパターン焼き付け及びエッチングして、下側に存在する導体パッド３２にオーバーレイしていて且つ整列している開口を層３４中に作製する。

パシベーション層３４のエッチングは、乾式エッチングプロセスに従って、Ａｒ／ＣＦ₄をエッチング液として使用し、約１２０〜１６０℃の温度および約０．３０〜０．４０トルの圧力にて約３３〜３９秒行うことができる。

パシベーション層３４のエッチングはさらに、乾式エッチングプロセスに従って、Ｈｅ／ＮＦ₃をエッチング液として使用し、約８０〜１００℃の温度および約１．２０〜１．３０トルの圧力にて約２０〜３０秒行うことができる。

バリヤー層（たとえば層３６）は通常、周囲の誘電体層およびシリコン層への相互接続金属の拡散を防ぐために使用される。相互接続金属のための銅を１つの例として使用することによって、バリヤー層のための材料を選択する上で適用される考え方の幾つかが明らかになる。銅は比較的コストが低く、抵抗率が低いけれども、二酸化ケイ素やケイ素中への拡散係数が比較的大きく、従って一般には相互接続金属としては使用されない。銅は、相互接続物から二酸化ケイ素の層中に拡散することがあり、従って誘電体が導電性になり、二酸化ケイ素層の絶縁耐力が低下する。銅の相互接続物は、少なくとも１つの拡散バリヤーによって封入して、二酸化ケイ素層への拡散を防止しなければならない。窒化ケイ素は銅に対する拡散バリヤーであるが、従来技術によれば、相互接続物は二酸化ケイ素と比較して高い誘電率を有するので、相互接続物が窒化ケイ素層の上に存在すべきではないとされている。誘電率が高いと、相互接続物と基板との間にキャパシタンスの所望の増大を引き起こす。

典型的な拡散バリヤー層は、窒化ケイ素、ホスホシリケートガラス（ＰＳＧ）、オキシ窒化ケイ素、アルミニウム、酸化アルミニウム（Ａｌ_xＯ_y）、タンタル、Ｔｉ／ＴｉＮ、Ｔｉ／Ｗ、ニオブ、またはモリブデンを含有してよく、ＴｉＮから形成されるのがさらに好ましい。バリヤー層はさらに、オーバーレイしているタングステン層の密着性を向上させるのにも使用することができる。

バリヤー層の厚さは約５００〜２０００オングストロームであるのが好ましく、約３００オングストロームであるのがさらに好ましく、ｒｆスパッタリングを使用して付着させることができる。

バリヤー層３６を作製した後、ウエハーの表面を覆うようにしてシード層（図７には示されていない）をブランケット付着させることができる。ウエハーの表面上に付着させるシード層に対しては、従来の金属シード材料のいずれも使用することができる。金属シード層は、スパッター・チャンバーまたはイオンメタルプラズマ（ＩＭＰ）チャンバーを約０〜３００℃の温度および約１〜１００ミリトルの圧力にて使用し、たとえば銅または銅合金を供給源として約１０〜４００ｓｃｃｍの流量にて使用して（前述）、そしてアルゴンを周囲ガスとして使用して付着させることができる。

図８は、バリヤー層３６の表面上にフォトレジスト層３７を付着させた後の基板の断面を示している。フォトレジスト層３７をパターン焼き付け及びエッチングし、フォトレジスト層３７に開口３１を作製する。開口３１は、バリヤー層３６の表面を部分的に露出させる。フォトレジスト層３７は、通常は約１００〜２００μｍの厚さに、さらに好ましくは約１５０μｍの厚さに施す。

フォトレジスト層３７は、通常は約１００〜２００μｍの厚さに、さらに好ましくは約１５０μｍの厚さに施す。フォトレジスト層３７の付着と現像に対して使用される方法は従来の写真平板法を使用する。写真平板は広く使用されている方法であり、該方法によれば、フォトレジスト層に対してスピニングし、フォトレジストをパターンに従って露出させるよう所望のパターンを有するフォトマスクを通してフォトレジスト上に光を投射し、フォトレジストを現像し、現像されていないフォトレジストを洗い落とし、そしてプラズマエッチングして、フォトレジストが洗い落とされた区域を清浄にすることによって、パターン焼き付けされた層が形成される。露出されたレジストを可溶性にして（ポジティブ・ワーキング）洗い落とすこともできるし、あるいは不溶性にして（ネガティブ・ワーキング）パターンを形成させることもできる。

付着させたフォトレジスト層３７に対し、パターン焼き付けとエッチングの前にキュアーまたはプリベークして、フォトレジスト層３７の表面をさらに硬化させることができる。

フォトレジスト層３７は、Ｏ₂プラズマを施し、次いでＨ₂ＳＯ₄溶液、Ｈ₂Ｏ₂溶液、およびＮＨ₄ＯＨ溶液を使用して湿潤ストリッピングすることによってエッチングすることができる。フォトレジストを他の手段によってストリッピングした後には、硫酸（Ｈ₂ＳＯ₄）およびＨ₂ＳＯ₄と他の酸化剤〔たとえば過酸化水素（Ｈ₂Ｏ₂）〕との混合物が広く使用されている。ストリッピングしようとするウエハーを混合物中に約１００℃〜約１５０℃の温度で５〜１０分浸漬し、脱イオン水を使用して清浄化処理し、そして乾燥窒素によって乾燥することができる。強くポストベークされたレジストを残留物が残らないよう除去するには、無機レジストストリッパー（たとえば硫酸混合物）が極めて有効である。これらは有機ストリッパーより有効であり、浸漬時間を長くするほど、より清浄で且つより残留物の少ない表面を得ることができる。

フォトレジスト層３７はさらに、プラズマ酸素アッシングと慎重なウェット・クリーニングを使用して部分的に除去することもできる。酸素プラズマアッシングは、フォトレジストを高度に酸化された環境（たとえば酸素プラズマ）において加熱することであり、これによりフォトレジストが容易に除去されるアッシュに転化される。酸素プラズマアッシングの後に、フッ化水素酸の２００：１希釈溶液中にて９０秒ネイティブ・オキシド・ディップ（ａ ｎａｔｉｖｅ ｏｘｉｄｅ ｄｉｐ）を行うことができる。

図９は、フォトレジスト層３７中に作製されている開口３１によって拘束されるピラー金属層３８をバリヤー材料層３６の表面上に付着（電気メッキにより）させた後の、基板１０の断面を示している。金属層３８（これらの層が本発明のはんだバンプの完成構造物において果たす役割から見て、この金属はピラー金属と呼ばれる）の表面上に、アンダーバンプ金属の層４０が電気メッキ等の付着法を使用して付着されている。

層３６はチタンまたは銅を含むのが好ましく、約５００〜２０００オングストロームの厚さに付着させるのが好ましく、約１０００オングストロームの厚さに付着させるのがさらに好ましい。

層３８は銅を含むのが好ましく、約１０〜１００μｍの厚さに施すのが好ましく、約５０μｍの厚さに施すのがさらに好ましい。
層４０はニッケルを含むのが好ましく、約１〜１０μｍの厚さに施すのが好ましく、約４μｍの厚さに施すのがさらに好ましい。

図１０は、本発明のプロセスが、フォトレジスト層３７中に作製されている開口３１によって拘束されるはんだ金属の電気メッキ層４２を、アンダーバンプ金属（ＵＢＭ）層４０の表面上にさらに有している場合の断面を示している。

ＵＢＭ層４０（一般にはニッケルであって、厚さは約１〜１０μｍ）は、ピラー金属層３８を覆うように電気メッキする。バンプ金属（一般にははんだ）の層４２は、ＵＢＭ層４０と接触している状態にて約３０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに電気メッキして作製する。電気メッキした金属の層３８、４０、および４２は、フォトレジスト層３７中に作製されている開口３１に中心を置いている。

図１１に示されている断面においては、パターン焼き付けされたフォトレジスト層３７がバリヤー層３６の表面上から除去された状態が示されている。フォトレジスト層を除去するための前述の方法とプロセシング条件を、図１１の断面にて示されているような層３７の除去のためにも適用することができる。本発明ではさらに、図１２の断面にて示すように、ピラー金属材料に対して選択的な湿式化学エッチング法または等方性乾式エッチング法を使用してピラー金属３８の部分エッチングを行う。言うまでもないことであるが、エッチングパラメーター（このうちエッチング時間が最も有益である）を調節することによって、ピラー金属層３８の直径を所望する殆どいかなる値にも減少させることができる。ピラー金属層３８の直径が減少される程度に対して及ぼされる制約は、湿式エッチングプロセスによって及ぼされることはないが、金属バンプの信頼性および機能性に対しては問題が生じる。ピラー金属層３８の残留直径があまりにも小さいと、はんだバンプの堅牢性に影響を及ぼし、また金属バンプの抵抗を増大させるという影響を及ぼすことがある。

はんだ金属がリフローされる前の本発明の最終的な２つのプロセシング工程が図１３と図１４の断面に示されており、バリヤー層３６の露出表面のエッチングに影響を及ぼす。等方性エッチングを使用して（図１３）、露出されたバリヤー層が完全に除去される。異方性エッチングを使用して（図１４）、はんだ金属のカラム４２の存在よって、バリヤー層のエッチングが部分的に妨げられる。

ピラー３８のアンダーカット形状により、引き続き行われるはんだリフロー時におけるピラー３８とＵＢＭ層４０のウェッティングが防止される、と考えられる。さらに、空気に露出されることによって、ピラー３８とＵＢＭ層４０のサイドウォールが酸化され、従って引き続き行われるはんだリフロー時におけるこれら表面のウェッティングが防止される、と考えられる。必要に応じて、ピラー３８とＵＢＭ層４０のサイドウォールは、たとえば約２４０℃のリフロー温度未満での熱酸化（たとえば約１２５℃における酸素雰囲気での加熱）によってさらに酸化してもよい。

図１５と図１６は、はんだ金属がリフローされた後の、本発明のはんだバンプの最終的な断面を示している。図１５は図１３に、そして図１６は図１４に対応しており、図１３と図１４を使用して説明されたバリヤー層３６のエッチングに関係している。図１５における断面で示されているエッチングされたバリヤー材料層３６は、図１３において示されているエッチングされたバリヤー材料層に対応している、という点に留意しなければならない。図１６と図１４との間に同じ対応が存在する。

金属バンプの作製に対して使用される上記のプロセシング工程（電気メッキ工程）は、フォトレジスト層の付着後にこのフォトレジスト層をキュアーまたはプリベークする工程で補足することができる。

本発明を要約すると以下のようになる：
・本発明の準備にあたって、半導体表面を供給し、半導体表面上に誘電体層を付着させ、誘電体層上に導体パッドを供給し、導体パッドが露出表面を有し、前記導体パッドの表面を含めた半導体表面上にパシベーション層を付着させ、パシベーション層に対しパターン焼き付けとエッチングを施し、これによりパシベーション層中に開口を作製し、導体パッドの表面を部分的に露出させ、パシベーション層中の開口を導体パッドに関して中心に配置する。

・本発明は、パシベーション層の表面上に付着させたバリヤー層からスタートしており、パシベーション層中に作製されている開口を通して導体パッドと接触している。
・バリヤー層の表面上にフォトレジスト層を付着させる。

・フォトレジスト層に対しパターン焼き付けとエッチングを施してフォトレジスト層を貫く開口を作製し、このフォトレジスト中の開口を、導体パッドに関して整列させて中心に置くようにする。

・ピラー金属層、アンダーバンプ金属層、およびはんだ金属層をこの順序にて、フォトレジスト層中に作製されている開口によって拘束される状態で付着させる。
・パターン焼き付けされたフォトレジスト層をバリヤー層の表面から除去する。

・ピラー金属層をエッチングし、ピラー金属の直径を減少させる。
・等方性エッチングまたは異方性エッチングを使用してバリヤー層をエッチングする。
・はんだ金属をリフローする。

本発明は以下のような利点をもたらす。
・信頼性を高める上でボールの高さが極めて重要なポイントである。パッケージのオーバーレイ層間の熱的不整合を防止するために（たとえば、半導体素子と下側に存在するプリント回路基板など）、オーバーレイしているエレメント間の距離を増大させることが重要である。本発明では、こうしたことが達成される。

・はんだボールがより大きくなると（より良好な熱的性能又はより高い信頼性を得るために）ピッチが増大し、この点は、最新技術に基づく設計要件とは相容れない。
・高さを与えることなく小さなはんだボールが使用される場合、小さな隙間をアンダーフィルするのが極めて困難である。

・本発明を使用すると、はんだが半導体素子から比較的離れた個所にて除去され、このことは低−αはんだを施す必要がないということを意味している（α−粒子はメモリー物品においてソフト上のエラーを生じ、鉛は、腐食するとα−粒子を放出することが知られている）。

・ピラー金属に関しては、良好な導電性と延性を有する金属（たとえば銅）を選択する必要がある。これは、熱応力の影響を弱めることによって改良された熱的性能を得るためのものである。

・本発明のはんだバンプのピラーの高さが重要であり、高いスタンドオフという目的を達成するために約１０〜１００μｍでなければならない。
・アンダーバンプ金属層のために使用される金属は、はんだリフロー時にオーバーレイしているはんだに対して良好な接着性を有していなければならないが、あまりにも早く溶解してはならず、また早く溶解した場合にははんだに対するバリヤーを形成しなければならない、という点において重要である。さらに、ＵＢＭ金属は、空気にさらされると保護酸化物層を形成することがあり、従ってリフロープロセス時において、ＵＢＭ金属の周りでのピラー金属に対するはんだウェッティングが妨げられる。従ってＵＢＭ金属にはニッケルが好ましい。

幾つかの特定の実施態様に関して本発明を説明してきたが、本発明がこれらの実施態様に限定されることはない。本発明の精神を逸脱することなく種々の変形や改良形が可能であることは、当業者にとっては言うまでもないことである。従って、特許請求の範囲の範囲内に含まれるこのような全ての変形や改良形も本発明に含まれるものとする。

図１は、導体パッドが作製されている表面上での半導体表面の断面を示しており、半導体表面がパターン焼き付けされたパシベーション層で被覆されている。図１は、電気的接触のポイントにオーバーレイするはんだバンプを作製する従来技術の方法を示している。 図２は、パターン焼き付けされた誘電体層と金属層が半導体表面上に作製された後の、図１の断面を示している。図２は、電気的接触のポイントにオーバーレイするはんだバンプを作製する従来技術の方法を示している。 図３は、バンプ金属の層とはんだ化合物を選択的に付着させた後の、図２の断面を示している。図３は、電気的接触のポイントにオーバーレイするはんだバンプを作製する従来技術の方法を示している。 図４は、過剰の層を半導体表面から除去した後の、またはんだをリフローして相互接続バンプを形成させた後の断面を示している。図４は、電気的接触のポイントにオーバーレイするはんだバンプを作製する従来技術の方法を示している。 図５は、本発明の完成したはんだバンプの断面を示している。 図６は、本発明の完成したはんだバンプの断面を示している。 図７は、誘電体層が付着されていて、金属パッドが作製されていて、パシベーション層が付着およびパターン焼き付けされていて、そしてバリヤー材料層が付着されている状態の半導体表面の断面を示している。 図８は、パターン焼き付けされたフォトレジスト層を図７の構造物上に作製した後の断面を示している。 図９は、ピラー金属層を金属パッドと整列させて作製し、アンダーバンプ金属をピラー金属の表面上に付着させた後の断面を示している。 図１０は、はんだ金属をアンダーバンプ金属上に電気メッキした後の断面を示している。 図１１は、パターン焼き付けされたフォトレジスト層を表面から除去した後の断面を示している。 図１２は、ピラー金属の直径を減少させた後の断面を示している。 図１３は、等方性エッチングを使用してバリヤー層をエッチングして第１のプロフィールを作製した後の断面を示している。 図１４は、異方性エッチングまたはＲＩＥを使用してバリヤー層をエッチングして第２のプロフィールを作製した後の断面を示している。 図１５は、第１のプロフィールのはんだ金属をリフローした後の断面を示している。 図１６は、第２のプロフィールのはんだ金属をリフローした後の断面を示している。

Claims (46)

1. 半導体表面上に金属バンプを形成するための方法であって、
   半導体表面を供給する工程；
   導体パッドに対する開口を設けたパシベーション層をその上に有する、前記半導体表面を覆う導体パッドを供給する工程、このときパシベーション層の表面を覆うように、および前記開口中にバリヤー層が付着されている；
   フォトレジスト層を、前記バリヤー層を覆うように付着させる工程；
   前記フォトレジスト中に、導体パッドと整列したピラー開口を形成する工程；
   前記ピラー開口中にピラー金属の層を付着させる工程；
   アンダーバンプ金属の層を、前記ピラー金属を覆うように付着させる工程；
   はんだ金属の層を、前記アンダーバンプ金属を覆うように付着させる工程；
   フォトレジスト層を除去する工程；
   ピラー金属層の直径を減少させる工程；
   バリヤー層をエッチングする工程； および
   はんだ金属をリフローして前記金属バンプを形成する工程；
   を含む前記方法。
2. 前記バリヤー層が、約５００〜２０００オングストロームの厚さに、さらに好ましくは約１０００オングストロームの厚さに施されたチタンを含む、請求項１記載の方法。
3. 前記フォトレジスト層が、約１００〜２００μｍの厚さに、さらに好ましくは約１５０μｍの厚さに施される、請求項１記載の方法。
4. 前記ピラー金属層が、約１０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施された銅を含む、請求項１記載の方法。
5. 前記アンダーバンプ金属層が、約１〜１０μｍの厚さに、さらに好ましくは約４μｍの厚さに施されたニッケルを含む、請求項１記載の方法。
6. 前記はんだ金属層が、約３０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施されたはんだを含む、請求項１記載の方法。
7. 半導体表面；
   前記半導体表面を覆う誘電体層；
   第１の材料で造られた、前記誘電体層を覆う導体パッド；
   前記導体パッドと整列した開口を有する、前記誘電体層を覆うパシベーション層；
   前記パシベーション層中に造られた前記開口を含む、前記誘電体層を覆うように付着させたバリヤー層； および
   導体パッドと整列していて、導体パッドの表面エリアにほぼ等しい直径を有していて、バリヤー層と接触しているある層からはじまっている、ピラー金属層、アンダーバンプ金属層、およびはんだ金属層の３つの金属層で構成されるスタック；
   を含み、このとき
   前記ピラー金属の直径が適度の量だけ減少されており；
   前記バリヤー層が、等方性エッチング法または異方性エッチング法を使用して除去されており； そして
   前記はんだ金属がリフローされている；
   金属バンプ接点。
8. 前記バリヤー層が、約５００〜２０００オングストロームの厚さに、さらに好ましくは約１０００オングストロームの厚さに施されたチタンまたは銅を含む、請求項７記載の金属バンプ接点。
9. 前記フォトレジスト層が、約１００〜２００μｍの厚さに、さらに好ましくは約１５０μｍの厚さに施される、請求項７記載の金属バンプ接点。
10. 前記ピラー金属層が、約１０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施された銅を含む、請求項７記載の金属バンプ接点。
11. 前記アンダーバンプ金属層が、約１〜１０μｍの厚さに、さらに好ましくは約４μｍの厚さに施されたニッケルを含む、請求項７記載の金属バンプ接点。
12. 前記はんだ金属層が、約３０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施されたはんだを含む、請求項７記載の金属バンプ接点。
13. 半導体表面を供給し、導体パッドに対する開口を設けたパシベーション層をその上に有する、前記半導体表面を覆う導体パッドを供給する工程；
    前記パシベーション層中に造られた開口を含んだバリヤー材料層を、前記パシベーション層の表面を覆うように付着させる工程；
    金属の付着を妨げる材料の層を、バリヤー層の表面を覆うように付着させる工程；
    金属の付着を妨げる材料の層をパターン焼き付け及びエッチングし、金属の付着を妨げる材料層中に、導体パッドと整列していて、導体パッドの表面エリアにほぼ等しい直径を有する開口を造る工程；
    導体パッドと整列している表面エリア上のバリヤー層表面を部分的に露出させる工程；
    ピラー金属の層を、バリヤー層の露出表面を覆うように付着させる工程；
    アンダーバンプメタラージ（ＵＢＭ）の層を、ピラー金属層の表面を覆うように付着させる工程；
    バンプ金属の層を、ＵＢＭ層の表面を覆うように付着させる工程；
    金属の付着を妨げる材料の層をバリヤー層の表面上から取り除く工程；
    ピラー金属の層をエッチングし、ピラー材料の直径を適度の量だけ減少させる工程；
    等方性エッチング法または異方性エッチング法を使用して、前記パシベーション層の表面から前記バリヤー層を除去する工程； および
    前記はんだ金属をリフローして金属バンプを形成する工程；
    を含む、半導体表面上に金属バンプを形成する方法。
14. 前記バリヤー層が、約５００〜２０００オングストロームの厚さに、さらに好ましくは約１０００オングストロームの厚さに施されたチタンまたは銅を含む、請求項１３記載の方法。
15. 前記フォトレジスト層が、約１００〜２００μｍの厚さに、さらに好ましくは約１５０μｍの厚さに施される、請求項１３記載の方法。
16. 前記ピラー金属層が、約１０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施された銅を含む、請求項１３記載の方法。
17. 前記アンダーバンプ金属層が、約１〜１０μｍの厚さに、さらに好ましくは約４μｍの厚さに施されたニッケルを含む、請求項１３記載の方法。
18. 前記はんだ金属層が、約３０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施されたはんだを含む、請求項１３記載の方法。
19. バリヤー層の露出表面に対してその場でのスパッタクリーンを行う工程をさらに含み、このとき前記追加工程は、前記ピラー金属層を付着させる工程の前に行う、請求項１３記載の方法。
20. 金属の付着を妨げる前記材料がフォトレジストを含む、請求項１３記載の方法。
21. 半導体表面上に金属バンプを形成するための方法であって、
    表面もしくは表面上に導体パッドが設けられている半導体表面を供給する工程、このとき前記導体パッドは、下側に存在する誘電体層上に位置しており、前記支持体の表面もしくは表面上における電気接点の少なくとも１個所と電気的に接触している；
    表面層としてのバリヤー層を有する、前記金属パンプのためのベース層を供給する工程；
    ピラー金属層、アンダーバンプ金属層、およびはんだ金属層の３つの連続した層を含む、前記金属パンプのためのカラムを供給する工程； および
    前記金属バンプを供給する工程；
    を含む前記方法。
22. 金属バンプのためのベース層を供給する前記工程が、
    前記導体パッドの表面を含めて、導体パッドの下側に存在する前記誘電体層の表面を覆うようにパシベーション層を付着させる工程；
    前記パシベーション層をパターン焼き付け及びエッチングし、前記パシベーション層に開口を作製し、そして前記導体パッドの表面を部分的に露出させる工程、このとき前記パシベーション層において作製された前記開口は、前記導体パッドの表面エリアより適度の量だけ小さい； および
    前記パシベーション層において作製された開口を含めて、前記パシベーション層の表面を覆うようにバリヤー材料の層を付着させる工程；
    を含む、請求項２１記載の方法。
23. 前記金属バンプのためのカラムを供給する前記工程が、
    金属の付着を妨げる材料の層を、バリヤー層の表面を覆うように付着させる工程；
    金属の付着を妨げる材料の層をパターン焼き付け及びエッチングし、導体パッドと整列していて、導体パッドの表面にほぼ等しい直径を有する開口を、金属の付着を妨げる材料の層において作製し、そして導体パッドと整列している表面エリア上のバリヤー層の表面を部分的に露出させる工程；
    ピラー金属の層を、バリヤー層の露出表面を覆うように付着させる工程；
    アンダーバンプメタラージ（ＵＢＭ）の層を、ピラー金属層の表面を覆うように付着させる工程；
    バンプ金属の層を、ＵＢＭ層の表面を覆うように付着させる工程；
    金属の付着を妨げる材料の層をバリヤー層の表面上から取り除く工程；
    ピラー金属層をエッチングし、ピラー金属の直径を適度の量だけ減少させる工程；および
    等方性エッチング法または異方性エッチング法を使用して、前記パシベーション層の表面から前記バリヤー層を取り除く工程；
    を含む、請求項２１記載の方法。
24. 金属バンプを供給する前記工程が、前記はんだ金属をリフローして金属バンプを形成する工程を含む、請求項２１記載の方法。
25. 前記バリヤー層が、約５００〜２０００オングストロームの厚さに、さらに好ましくは約１０００オングストロームの厚さに施されたチタンまたは銅を含む、請求項２１記載の方法。
26. 前記フォトレジスト層が、約１００〜２００μｍの厚さに、さらに好ましくは約１５０μｍの厚さに施される、請求項２１記載の方法。
27. 前記ピラー金属層が、約１０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施された銅を含む、請求項２１記載の方法。
28. 前記アンダーバンプ金属層が、約１〜１０μｍの厚さに、さらに好ましくは約４μｍの厚さに施されたニッケルを含む、請求項２１記載の方法。
29. 前記はんだ金属層が、約３０〜１００μｍの厚さに、さらに好ましくは約５０μｍの厚さに施されたはんだを含む、請求項２１記載の方法。
30. 前記半導体表面が、半導体基板、プリント回路基板、フレックス回路、金属化基板、ガラス基板、および半導体素子実装支持体からなる表面群から選択される、請求項２１記載の方法。
31. 前記半導体基板が、半導体基板、セラミック基板、ガラス基板、ガリウムヒ素基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、シリコン・オン・サファイア（ＳＯＳ）基板からなる基板群から選択される、請求項３０記載の方法。
32. 前記導体パッドが、アルミニウム、銅、またはこれらの化合物を含む、請求項２１記載の方法。
33. バリヤー層の露出表面に対してその場でのスパッタクリーンを行う工程をさらに含み、このとき前記追加工程は、前記ピラー金属層を付着させる工程の前に行う、請求項２３記載の方法。
34. 金属の付着を妨げる前記材料がフォトレジストを含む、請求項２３記載の方法。
35. ピラー金属層の直径を減少させる前記工程が、直径を０．２μｍより多く減少させることを含む、請求項１記載の方法。
36. 前記アンダーバンプ金属と前記ピラー金属を熱的に酸化する追加工程をさらに含み、このとき前記追加工程は、はんだ金属をリフローして前記金属バンプを形成する工程の前に行う、請求項１記載の方法。
37. 前記ピラー金属の直径が適度の量だけ減少されている、すなわち０．２μｍより多く減少されている、請求項７記載の金属バンプ接点。
38. 前記はんだ金属をリフローする前に、前記アンダーバンプ金属と前記ピラー金属が酸化されている、請求項７記載の金属バンプ接点。
39. ピラー金属の直径を適度な量だけ減少させる前記工程が、直径を０．２μｍより多く減少させることを含む、請求項１３記載の方法。
40. 前記アンダーバンプ金属と前記ピラー金属を熱的に酸化する追加工程をさらに含み、このとき前記追加工程は、はんだ金属をリフローして金属バンプを形成する工程の前に行う、請求項１３記載の方法。
41. ピラー金属の直径を適度の量だけ減少させる前記工程が、直径を０．２μｍより多く減少させることを含む、請求項２３記載の方法。
42. 前記アンダーバンプ金属と前記ピラー金属を熱的に酸化する追加工程をさらに含み、このとき前記追加工程は、はんだ金属をリフローして金属バンプを形成する工程の前に行う、請求項２４記載の方法。
43. 前記バリヤー層を覆うようにシード層を付着させることに関して、前記パシベーション層の表面を覆うように及び開口中に前記バリヤー層を付着させた後に前記シード層を付着させる、請求項１記載の方法。
44. 前記バリヤー層を覆うようにシード層を付着させた、請求項７記載の金属バンプ接点。
45. 前記バリヤー層の表面を覆うようにシード層を付着させることに関して、前記パシベーション層の表面を覆うようにバリヤー材料の層を付着させた後に前記シード層を付着させる、請求項１３記載の方法。
46. 前記バリヤー層の表面を覆うようにシード層を付着させるという追加工程に関して、前記パシベーション層の表面を覆うようにバリヤー材料の層を付着させた後に前記シード層を付着させる、請求項２２記載の方法。

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