JP2001257210A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体チップ上に設けられた表面保護膜の破
壊を防いでＣＣＢバンプの信頼性を向上する。 【解決手段】 表面保護膜１０を無機絶縁膜１０ａとＰ
ＩＱ膜１０ｂとで構成し、無機絶縁膜１０ａを相対的に
柔らかいＰＩＱ膜１０ｂで覆い、無機絶縁膜１０ａと下
地金属ＢＬＭとの接触を防ぐことにより、無機絶縁膜１
０ａに加わるＣＣＢバンプ５および／または下地金属Ｂ
ＬＭの応力を低減して、無機絶縁膜１０ａの破断を防
ぐ。
壊を防いでＣＣＢバンプの信頼性を向上する。 【解決手段】 表面保護膜１０を無機絶縁膜１０ａとＰ
ＩＱ膜１０ｂとで構成し、無機絶縁膜１０ａを相対的に
柔らかいＰＩＱ膜１０ｂで覆い、無機絶縁膜１０ａと下
地金属ＢＬＭとの接触を防ぐことにより、無機絶縁膜１
０ａに加わるＣＣＢバンプ５および／または下地金属Ｂ
ＬＭの応力を低減して、無機絶縁膜１０ａの破断を防
ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＣＣＢ（Controlled CollapseBonding
）バンプが接続される電極導体パターンを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
置に関し、特に、ＣＣＢ（Controlled CollapseBonding
）バンプが接続される電極導体パターンを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】半導体チップと基板との間に樹脂を設け
て、半導体チップと基板との熱膨張係数のミスマッチか
らＣＣＢバンプに生ずる応力を低減したアンダーフィル
封止では、半導体チップの最上層の表面保護膜に、例え
ば無機絶縁膜およびポリイミド樹脂膜（以下、ＰＩＱ膜
と称す）が下層から順に堆積された積層膜が用いられて
いる。
て、半導体チップと基板との熱膨張係数のミスマッチか
らＣＣＢバンプに生ずる応力を低減したアンダーフィル
封止では、半導体チップの最上層の表面保護膜に、例え
ば無機絶縁膜およびポリイミド樹脂膜（以下、ＰＩＱ膜
と称す）が下層から順に堆積された積層膜が用いられて
いる。
【０００３】ＰＩＱ膜は、柔らかい耐熱性高分子樹脂で
あり、無機絶縁膜とアンダーフィル樹脂との界面の剥離
により生ずるＣＣＢバンプの破断を防ぐために設けられ
ている。
あり、無機絶縁膜とアンダーフィル樹脂との界面の剥離
により生ずるＣＣＢバンプの破断を防ぐために設けられ
ている。
【０００４】図７に、本発明者によって検討された表面
保護膜の構造を示す半導体基板の要部断面図を示す。
保護膜の構造を示す半導体基板の要部断面図を示す。
【０００５】ＣＣＢバンプ用の下地金属ＢＬＭが、表面
保護膜１０に穿孔されたスルーホール１１ａを通じて、
半導体チップ６の最上層配線である引き出し電極１２と
電気的に接続されている。
保護膜１０に穿孔されたスルーホール１１ａを通じて、
半導体チップ６の最上層配線である引き出し電極１２と
電気的に接続されている。
【０００６】上記スルーホール１１ａの形成には、工程
短縮のためにＰＩＱ膜１０ｂをマスクとして無機絶縁膜
１０ａを加工する方法（図７（ａ））、または下地金属
ＢＬＭと引き出し電極１２との接続不良を回避するため
に無機絶縁膜１０ａの開口領域よりもＰＩＱ膜１０ｂの
開口領域を広く加工する方法（図７（ｂ））が検討され
ている。すなわち、スルーホール１１ａの内部側壁には
無機絶縁膜１０ａおよびＰＩＱ膜１０ｂが露出し、これ
らを覆って下地金属ＢＬＭが形成され、さらに、下地金
属ＢＬＭ上にＣＣＢバンプ５が接合されている。
短縮のためにＰＩＱ膜１０ｂをマスクとして無機絶縁膜
１０ａを加工する方法（図７（ａ））、または下地金属
ＢＬＭと引き出し電極１２との接続不良を回避するため
に無機絶縁膜１０ａの開口領域よりもＰＩＱ膜１０ｂの
開口領域を広く加工する方法（図７（ｂ））が検討され
ている。すなわち、スルーホール１１ａの内部側壁には
無機絶縁膜１０ａおよびＰＩＱ膜１０ｂが露出し、これ
らを覆って下地金属ＢＬＭが形成され、さらに、下地金
属ＢＬＭ上にＣＣＢバンプ５が接合されている。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、前記形成方法によって表
面保護膜にスルーホールを形成すると、ＣＣＢバンプ用
下地金属と表面保護膜の下部を構成する無機絶縁膜とが
直接接触するため、ＣＣＢバンプおよび／またはＣＣＢ
バンプ用下地金属の応力によって、無機絶縁膜が破断す
るという問題が生ずることが見い出された。
者が検討したところによると、前記形成方法によって表
面保護膜にスルーホールを形成すると、ＣＣＢバンプ用
下地金属と表面保護膜の下部を構成する無機絶縁膜とが
直接接触するため、ＣＣＢバンプおよび／またはＣＣＢ
バンプ用下地金属の応力によって、無機絶縁膜が破断す
るという問題が生ずることが見い出された。
【０００８】本発明の目的は、半導体チップ上に設けら
れた表面保護膜の破壊を防いでＣＣＢバンプの信頼性を
向上することのできる技術を提供することにある。
れた表面保護膜の破壊を防いでＣＣＢバンプの信頼性を
向上することのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、冗長回路の一部を構成す
る複数のヒューズを、ＣＣＢバンプ用下地金属の少なく
とも一部の構成材料によって構成するものである。 （２）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、ＣＣＢバンプ用下地金属
を、クロム（Ｃｒ）、ニッケル（Ｎｉ）および金（Ａ
ｕ）が下層から順に堆積された積層膜によって構成する
ものである。 （３）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、表面保護膜の他の構成材
料であって、有機膜の下層に設けられる無機絶縁膜を、
酸化シリコン（ＳｉＯ2 ）膜、窒化シリコン（Ｓｉ3 Ｎ
4 ）膜、無機ＳＯＧ（Spin on Glass ）膜または高密度
プラズマＣＶＤ（Chemical Vapor Deposition ）法によ
って形成された酸化膜、あるいはこれら絶縁膜からなる
積層膜によって構成するものである。 （４）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、有機膜を、感光性ポリイ
ミド樹脂膜によって構成するものである。 （５）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、リフトオフ法、メタルマ
スク蒸着法または印刷法によって形成されたＣＣＢバン
プがＣＣＢバンプ用下地金属に接続されているものであ
る。 （６）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、表面保護膜に穿孔されたスル
ーホールを通じて、ＣＣＢバンプ用下地金属が接続され
た引き出し電極の下層に、層間有機膜が形成されている
ものである。 （７）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、ＣＣＢバンプを介して半導体
チップがパッケージ基板に実装され、半導体チップとパ
ッケージ基板との間がアンダーフィル樹脂によって封止
されているものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、冗長回路の一部を構成す
る複数のヒューズを、ＣＣＢバンプ用下地金属の少なく
とも一部の構成材料によって構成するものである。 （２）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、ＣＣＢバンプ用下地金属
を、クロム（Ｃｒ）、ニッケル（Ｎｉ）および金（Ａ
ｕ）が下層から順に堆積された積層膜によって構成する
ものである。 （３）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、表面保護膜の他の構成材
料であって、有機膜の下層に設けられる無機絶縁膜を、
酸化シリコン（ＳｉＯ2 ）膜、窒化シリコン（Ｓｉ3 Ｎ
4 ）膜、無機ＳＯＧ（Spin on Glass ）膜または高密度
プラズマＣＶＤ（Chemical Vapor Deposition ）法によ
って形成された酸化膜、あるいはこれら絶縁膜からなる
積層膜によって構成するものである。 （４）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、有機膜を、感光性ポリイ
ミド樹脂膜によって構成するものである。 （５）本発明の半導体集積回路装置は、半導体チップに
形成された複数のＣＣＢバンプ用下地金属が、１層以上
の構成材料からなる表面保護膜の上層に設けられてお
り、ＣＣＢバンプ用下地金属と接する表面保護膜の構成
材料を有機膜によって構成し、リフトオフ法、メタルマ
スク蒸着法または印刷法によって形成されたＣＣＢバン
プがＣＣＢバンプ用下地金属に接続されているものであ
る。 （６）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、表面保護膜に穿孔されたスル
ーホールを通じて、ＣＣＢバンプ用下地金属が接続され
た引き出し電極の下層に、層間有機膜が形成されている
ものである。 （７）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、ＣＣＢバンプを介して半導体
チップがパッケージ基板に実装され、半導体チップとパ
ッケージ基板との間がアンダーフィル樹脂によって封止
されているものである。
【００１１】上記した手段によれば、ＣＣＢバンプ用下
地金属と接する表面保護膜を相対的に柔らかい有機膜、
例えばＰＩＱ膜で構成することにより、ＰＩＱ膜下に設
けられる無機絶縁膜に加わるＣＣＢバンプおよび／また
はＣＣＢバンプ用下地金属の応力を低減することができ
て、無機絶縁膜の破断を防ぐことができる。
地金属と接する表面保護膜を相対的に柔らかい有機膜、
例えばＰＩＱ膜で構成することにより、ＰＩＱ膜下に設
けられる無機絶縁膜に加わるＣＣＢバンプおよび／また
はＣＣＢバンプ用下地金属の応力を低減することができ
て、無機絶縁膜の破断を防ぐことができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１４】（実施の形態１）図１は、本発明の一実施
の形態である表面保護膜を有する半導体集積回路装置の
要部断面図である。
の形態である表面保護膜を有する半導体集積回路装置の
要部断面図である。
【００１５】図１に示すように、パッケージ１を構成す
るパッケージ基板２の上下面には、それぞれパッド電極
３、４が形成されている。パッケージ基板２は、例えば
アルミナ、ホウケイ酸ガラスまたはムライト等のような
セラミック材料、あるいはビルドアップ配線基板からな
る。また、パッド電極３、４は、パッケージ基板２の内
部に形成された、例えばタングステン（Ｗ）またはモリ
ブデン（Ｍｏ）等からなる内部配線によって電気的に接
続されている。上記内部配線は貫通スルーホールによっ
て接続される多層配線としてもよい。
るパッケージ基板２の上下面には、それぞれパッド電極
３、４が形成されている。パッケージ基板２は、例えば
アルミナ、ホウケイ酸ガラスまたはムライト等のような
セラミック材料、あるいはビルドアップ配線基板からな
る。また、パッド電極３、４は、パッケージ基板２の内
部に形成された、例えばタングステン（Ｗ）またはモリ
ブデン（Ｍｏ）等からなる内部配線によって電気的に接
続されている。上記内部配線は貫通スルーホールによっ
て接続される多層配線としてもよい。
【００１６】パッケージ基板２の下面の電極パッド３に
は、図示はしないが、例えばＣＣＢバンプまたはＰＧＡ
（Pin Grid Array Package）のピンなどが接合されてお
り、パッケージ１と外部とは電極パッド３によって接続
される。
は、図示はしないが、例えばＣＣＢバンプまたはＰＧＡ
（Pin Grid Array Package）のピンなどが接合されてお
り、パッケージ１と外部とは電極パッド３によって接続
される。
【００１７】また、パッケージ基板１の上面の電極パッ
ド４には、ＣＣＢバンプ５が接合されている。ＣＣＢバ
ンプ５は、例えば１〜１０重量％程度の錫（Ｓｎ）を含
有する鉛（Ｐｂ）／Ｓｎはんだ（融点：３２０〜３３０
℃程度）、６３重量％程度のＳｎを含有するＰｂ／Ｓｎ
共晶はんだ、３重量％程度の銀（Ａｇ）を含有するＳｎ
／Ａｇはんだ（融点：２５０〜２６０℃程度）、または
Ｐｂフリーはんだからなる。
ド４には、ＣＣＢバンプ５が接合されている。ＣＣＢバ
ンプ５は、例えば１〜１０重量％程度の錫（Ｓｎ）を含
有する鉛（Ｐｂ）／Ｓｎはんだ（融点：３２０〜３３０
℃程度）、６３重量％程度のＳｎを含有するＰｂ／Ｓｎ
共晶はんだ、３重量％程度の銀（Ａｇ）を含有するＳｎ
／Ａｇはんだ（融点：２５０〜２６０℃程度）、または
Ｐｂフリーはんだからなる。
【００１８】半導体チップ６とパッケージ基板２との間
には、ＣＣＢバンプ５を機械的に補強して接続寿命を向
上するためのアンダーフィル樹脂７が充填してある。ア
ンダーフィル樹脂７は、例えばエポキシ系樹脂（ガラス
転移点：１２０〜１８０℃程度、熱膨張係数：２０〜４
０ｐｐｍ程度）からなる。なお、パッケージ基板２をム
ライトまたはホウケイ酸ガラスで構成する場合は、アン
ダーフィル樹脂７を用いなくてもよい。
には、ＣＣＢバンプ５を機械的に補強して接続寿命を向
上するためのアンダーフィル樹脂７が充填してある。ア
ンダーフィル樹脂７は、例えばエポキシ系樹脂（ガラス
転移点：１２０〜１８０℃程度、熱膨張係数：２０〜４
０ｐｐｍ程度）からなる。なお、パッケージ基板２をム
ライトまたはホウケイ酸ガラスで構成する場合は、アン
ダーフィル樹脂７を用いなくてもよい。
【００１９】ＣＣＢバンプ５は、半導体チップ６の主面
側に形成された下地金属ＢＬＭに接合されている。すな
わち、半導体チップ６は、ＣＣＢバンプ５を介してパッ
ケージ基板２のパッド電極４上に実装されている。な
お、ＢＬＭは、Ball LimitingMetallization の略であ
る。
側に形成された下地金属ＢＬＭに接合されている。すな
わち、半導体チップ６は、ＣＣＢバンプ５を介してパッ
ケージ基板２のパッド電極４上に実装されている。な
お、ＢＬＭは、Ball LimitingMetallization の略であ
る。
【００２０】半導体チップ６の主面側には、例えば論理
付きＳＲＡＭ（Static Random Access Memory ）回路ま
たは論理付きＤＲＡＭ（Dynamic RAM ）等のような半導
体集積回路装置が形成されている。半導体集積回路装置
は、例えばＣＭＯＳ（Complementary Metal Oxide Semi
conductor ）またはＢｉ−ＣＭＯＳ（Bipolar-CMOS）な
どのＣＭＯＳ系の半導体素子で形成されている。
付きＳＲＡＭ（Static Random Access Memory ）回路ま
たは論理付きＤＲＡＭ（Dynamic RAM ）等のような半導
体集積回路装置が形成されている。半導体集積回路装置
は、例えばＣＭＯＳ（Complementary Metal Oxide Semi
conductor ）またはＢｉ−ＣＭＯＳ（Bipolar-CMOS）な
どのＣＭＯＳ系の半導体素子で形成されている。
【００２１】半導体チップ６の主面には、図示はしない
が、例えば所定の論理回路ブロックおよび同一のワード
・ビット構成のメモリ回路ブロックが複数配置されてお
り、各メモリ回路ブロックには、例えば予備メモリセル
が形成されている。予備メモリセルは、欠陥メモリセル
が発生した場合に、その欠陥メモリセルと置換される予
備のメモリセルである。すなわち、半導体チップには冗
長回路が形成されており、欠陥が発生した場合には、こ
の冗長回路の一部を構成するヒューズによって、欠陥メ
モリセルと予備メモリセルとの切り換えが行われる。
が、例えば所定の論理回路ブロックおよび同一のワード
・ビット構成のメモリ回路ブロックが複数配置されてお
り、各メモリ回路ブロックには、例えば予備メモリセル
が形成されている。予備メモリセルは、欠陥メモリセル
が発生した場合に、その欠陥メモリセルと置換される予
備のメモリセルである。すなわち、半導体チップには冗
長回路が形成されており、欠陥が発生した場合には、こ
の冗長回路の一部を構成するヒューズによって、欠陥メ
モリセルと予備メモリセルとの切り換えが行われる。
【００２２】ヒューズは下地金属ＢＬＭと同一材料によ
って構成され、その切断箇所は下地金属ＢＬＭの一金属
層のみによって構成されている。また、ヒューズは、例
えば上記メモリ回路ブロック内に形成されており、半導
体チップ６の周辺で生じやすい剥がれを避けて、半導体
チップ６の中央部に近い領域に形成される。
って構成され、その切断箇所は下地金属ＢＬＭの一金属
層のみによって構成されている。また、ヒューズは、例
えば上記メモリ回路ブロック内に形成されており、半導
体チップ６の周辺で生じやすい剥がれを避けて、半導体
チップ６の中央部に近い領域に形成される。
【００２３】次に、本実施の形態１の表面保護膜の構造
を図２に示した半導体基板の要部断面図を用いて説明す
る。
を図２に示した半導体基板の要部断面図を用いて説明す
る。
【００２４】まず、下地金属ＢＬＭは、例えば３種類の
金属層９ａ〜９ｃが下層から順に積層されて構成されて
いる。最下層の金属層９ａは、例えばＣｒからなり、そ
の厚さは、例えば０. ０２５〜０. ２５μｍ程度であ
る。また、中間の金属層９ｂは、例えばＮｉからなり、
その厚さは、例えば０. ２〜４μｍ程度である。さら
に、最上層の金属層９ｃは、例えばＡｕからなり、その
厚さは、例えば０. ０５〜０. ５μｍ程度である。な
お、中間の金属層９ｂには、Ｎｉ−Ｃｒ合金またはＮｉ
−Ｗ合金を用いることもできる。
金属層９ａ〜９ｃが下層から順に積層されて構成されて
いる。最下層の金属層９ａは、例えばＣｒからなり、そ
の厚さは、例えば０. ０２５〜０. ２５μｍ程度であ
る。また、中間の金属層９ｂは、例えばＮｉからなり、
その厚さは、例えば０. ２〜４μｍ程度である。さら
に、最上層の金属層９ｃは、例えばＡｕからなり、その
厚さは、例えば０. ０５〜０. ５μｍ程度である。な
お、中間の金属層９ｂには、Ｎｉ−Ｃｒ合金またはＮｉ
−Ｗ合金を用いることもできる。
【００２５】このような金属層９ａ〜９ｃによって構成
された下地金属ＢＬＭは、表面保護膜１０に穿孔された
スルーホール１１ｃを通じて、半導体チップ６の最上層
配線である引き出し電極１２と電気的に接続されてい
る。
された下地金属ＢＬＭは、表面保護膜１０に穿孔された
スルーホール１１ｃを通じて、半導体チップ６の最上層
配線である引き出し電極１２と電気的に接続されてい
る。
【００２６】下地金属ＢＬＭ上には、リフトオフ法、メ
タルマスク蒸着法または印刷法などによって形成された
ＣＣＢバンプ５が接合されている。なお、パッケージ基
板２の電極パッド３にＣＣＢバンプ５を接合しておき、
このＣＣＢバンプ５と下地金属ＢＬＭとを接続してもよ
く、また、下地金属ＢＬＭとＣＣＢバンプ５とを一括し
てメタルマスク蒸着法で形成してもよい。
タルマスク蒸着法または印刷法などによって形成された
ＣＣＢバンプ５が接合されている。なお、パッケージ基
板２の電極パッド３にＣＣＢバンプ５を接合しておき、
このＣＣＢバンプ５と下地金属ＢＬＭとを接続してもよ
く、また、下地金属ＢＬＭとＣＣＢバンプ５とを一括し
てメタルマスク蒸着法で形成してもよい。
【００２７】表面保護膜１０は、半導体チップ６上に形
成された絶縁膜のうちの最終絶縁膜である。下地金属Ｂ
ＬＭ下の表面保護膜１０は、下層から順に無機絶縁膜１
０ａおよびＰＩＱ膜１０ｂが積層されて構成されてい
る。無機絶縁膜１０ａの厚さは、例えば０. ５〜３μｍ
程度であり、ＰＩＱ膜１０ｂの厚さは、その接着性およ
び段差緩和等から決められるが、２〜１０μｍ程度であ
る。
成された絶縁膜のうちの最終絶縁膜である。下地金属Ｂ
ＬＭ下の表面保護膜１０は、下層から順に無機絶縁膜１
０ａおよびＰＩＱ膜１０ｂが積層されて構成されてい
る。無機絶縁膜１０ａの厚さは、例えば０. ５〜３μｍ
程度であり、ＰＩＱ膜１０ｂの厚さは、その接着性およ
び段差緩和等から決められるが、２〜１０μｍ程度であ
る。
【００２８】ここで、無機絶縁膜１０ａはＰＩＱ膜１０
ｂで覆われており、スルーホール１１ｃの内部側壁もＰ
ＩＱ膜１０ｂによって構成されており、下地電極ＢＬＭ
が無機絶縁膜１０ａと接するのを防いでいる。
ｂで覆われており、スルーホール１１ｃの内部側壁もＰ
ＩＱ膜１０ｂによって構成されており、下地電極ＢＬＭ
が無機絶縁膜１０ａと接するのを防いでいる。
【００２９】無機絶縁膜１０ａは、主に、例えばＳｉＯ
2 膜、Ｓｉ3 Ｎ4 膜、無機ＳＯＧ膜またはこれらの積層
膜からなり、従って、無機絶縁膜１０ａの構造として
は、例えばＳｉ3 Ｎ4 ／ＳｉＯ2 、ＳｉＯ2 ／Ｓｉ3 Ｎ
4 、Ｓｉ3 Ｎ4 ／ＳＯＧ／ＳｉＯ2 、ＳｉＯ2 ／ＳＯＧ
／Ｓｉ3 Ｎ4 が提案される。また、高密度プラズマＣＶ
Ｄ法によって形成された酸化膜、例えばＳｉＯx 、Ｓｉ
ＯＦなどを無機絶縁膜１０ａの構成材料に用いてもよ
い。
2 膜、Ｓｉ3 Ｎ4 膜、無機ＳＯＧ膜またはこれらの積層
膜からなり、従って、無機絶縁膜１０ａの構造として
は、例えばＳｉ3 Ｎ4 ／ＳｉＯ2 、ＳｉＯ2 ／Ｓｉ3 Ｎ
4 、Ｓｉ3 Ｎ4 ／ＳＯＧ／ＳｉＯ2 、ＳｉＯ2 ／ＳＯＧ
／Ｓｉ3 Ｎ4 が提案される。また、高密度プラズマＣＶ
Ｄ法によって形成された酸化膜、例えばＳｉＯx 、Ｓｉ
ＯＦなどを無機絶縁膜１０ａの構成材料に用いてもよ
い。
【００３０】ＰＩＱ膜１０ｂは、有機現像液を用いるこ
とのできる感光性ＰＩＱからなり、無機絶縁膜１０ａを
加工した後にパターン形成を可能とする。
とのできる感光性ＰＩＱからなり、無機絶縁膜１０ａを
加工した後にパターン形成を可能とする。
【００３１】引き出し電極１２は、例えば窒化チタン
（ＴｉＮ）膜、ＴｉＮ／アルミニウム（Ａｌ）／ＴｉＮ
積層膜、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ積層膜また
はＴｉＮ／Ｃｕ／ＴｉＮ積層膜からなる。引き出し電極
１２の厚さは０. ３〜５μｍ程度であり、半導体チップ
６の主面に形成された半導体集積回路と電気的に接続さ
れている。
（ＴｉＮ）膜、ＴｉＮ／アルミニウム（Ａｌ）／ＴｉＮ
積層膜、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ積層膜また
はＴｉＮ／Ｃｕ／ＴｉＮ積層膜からなる。引き出し電極
１２の厚さは０. ３〜５μｍ程度であり、半導体チップ
６の主面に形成された半導体集積回路と電気的に接続さ
れている。
【００３２】次に、ヒューズ８は、上記した下地金属Ｂ
ＬＭの構成材料によって構成されている。ところで、ヒ
ューズ８の切断箇所８ａを下地金属ＢＬＭの三種類の金
属層９ａ〜９ｃによって構成すると、レーザ等による切
断処理が困難となる。そこで、ヒューズ８の切断箇所８
ａは、例えば金属層９ａのみによって構成されている。
すなわち、切断箇所８ａは、例えばＣｒ層のみによって
構成されている。Ｃｒをヒューズ８の構成材料に用いる
利点としては、下地金属ＢＬＭを形成すると同時に形成
できること、Ｃｒの耐蝕性がＡｌよりも優れていること
が挙げられる。
ＬＭの構成材料によって構成されている。ところで、ヒ
ューズ８の切断箇所８ａを下地金属ＢＬＭの三種類の金
属層９ａ〜９ｃによって構成すると、レーザ等による切
断処理が困難となる。そこで、ヒューズ８の切断箇所８
ａは、例えば金属層９ａのみによって構成されている。
すなわち、切断箇所８ａは、例えばＣｒ層のみによって
構成されている。Ｃｒをヒューズ８の構成材料に用いる
利点としては、下地金属ＢＬＭを形成すると同時に形成
できること、Ｃｒの耐蝕性がＡｌよりも優れていること
が挙げられる。
【００３３】金属層９ａの両端、すなわち、ヒューズ８
の両端は、表面保護膜１０に穿孔されたスルーホール１
１ｂを通じて、それぞれ半導体チップ６の最上層配線で
ある引き出し電極１２と電気的に接続されている。ただ
し、ヒューズ８の非切断箇所８ｂ1 、８ｂ2 は、金属層
９ａ〜９ｃが下層から順に積層されて構成されている。
の両端は、表面保護膜１０に穿孔されたスルーホール１
１ｂを通じて、それぞれ半導体チップ６の最上層配線で
ある引き出し電極１２と電気的に接続されている。ただ
し、ヒューズ８の非切断箇所８ｂ1 、８ｂ2 は、金属層
９ａ〜９ｃが下層から順に積層されて構成されている。
【００３４】さらに、ヒューズ８下の表面保護膜１０
は、無機絶縁膜１０ａのみによって構成されている。Ｐ
ＩＱ膜１０ｂ上にヒューズ８を形成すると、３００〜３
５０℃の熱処理を施した場合、ＰＩＱ膜１０ｂ上のヒュ
ーズ８がＰＩＱ膜１０ｂとの熱膨張係数の差によって破
断しやすく、また、レーザ等による切断処理が困難とな
る。
は、無機絶縁膜１０ａのみによって構成されている。Ｐ
ＩＱ膜１０ｂ上にヒューズ８を形成すると、３００〜３
５０℃の熱処理を施した場合、ＰＩＱ膜１０ｂ上のヒュ
ーズ８がＰＩＱ膜１０ｂとの熱膨張係数の差によって破
断しやすく、また、レーザ等による切断処理が困難とな
る。
【００３５】次に、本実施の形態１の表面保護膜の製造
方法の一例を図３〜図５を用いて説明する。
方法の一例を図３〜図５を用いて説明する。
【００３６】まず、図３に示すように、例えばＡｌで構
成された引き出し電極１２の上層に無機絶縁膜１０ａを
堆積した後、図示はしないが、この無機絶縁膜１０ａ上
にレジスト膜を塗布し、これをリソグラフィ技術によっ
てパターニングしてレジストパターンを形成する。次
に、このレジストパターンをマスクとして無機絶縁膜１
０ａを加工した後、レジストパターンを除去してスルー
ホール１１ａ、１１ｂを形成する。
成された引き出し電極１２の上層に無機絶縁膜１０ａを
堆積した後、図示はしないが、この無機絶縁膜１０ａ上
にレジスト膜を塗布し、これをリソグラフィ技術によっ
てパターニングしてレジストパターンを形成する。次
に、このレジストパターンをマスクとして無機絶縁膜１
０ａを加工した後、レジストパターンを除去してスルー
ホール１１ａ、１１ｂを形成する。
【００３７】次に、図４に示すように、無機絶縁膜１０
ａの上層に感光性のＰＩＱ膜１０ｂを塗布した後、ＰＩ
Ｑ膜１０ｂをリソグラフィ技術によって感光、現像処理
を行い、次いで３２０〜３５０℃程度の硬化ベークを施
す。これによって、後の工程で下地金属ＢＬＭが形成さ
れる領域に無機絶縁膜１０ａおよびＰＩＱ膜１０ｂの積
層からなる表面保護膜１０が形成されるが、無機絶縁膜
１０ａはＰＩＱ膜１０ｂによって覆われており、表面保
護膜１０に形成されたスルーホール１１ｃの内部側壁は
ＰＩＱ膜１０ｂによって構成される。
ａの上層に感光性のＰＩＱ膜１０ｂを塗布した後、ＰＩ
Ｑ膜１０ｂをリソグラフィ技術によって感光、現像処理
を行い、次いで３２０〜３５０℃程度の硬化ベークを施
す。これによって、後の工程で下地金属ＢＬＭが形成さ
れる領域に無機絶縁膜１０ａおよびＰＩＱ膜１０ｂの積
層からなる表面保護膜１０が形成されるが、無機絶縁膜
１０ａはＰＩＱ膜１０ｂによって覆われており、表面保
護膜１０に形成されたスルーホール１１ｃの内部側壁は
ＰＩＱ膜１０ｂによって構成される。
【００３８】次に、図５に示すように、ＰＩＱ膜１０ｂ
の上層に、例えばスパッタリング法により金属層９ａ〜
９ｃを下層から順に堆積する。次いで、レジストパター
ンをマスクとして、例えばウエットエッチング法によ
り、金属層９ｃおよび金属層９ｂを順次加工した後、レ
ジストパターンを除去して金属層９ｃ、９ｂをパターン
形成する。
の上層に、例えばスパッタリング法により金属層９ａ〜
９ｃを下層から順に堆積する。次いで、レジストパター
ンをマスクとして、例えばウエットエッチング法によ
り、金属層９ｃおよび金属層９ｂを順次加工した後、レ
ジストパターンを除去して金属層９ｃ、９ｂをパターン
形成する。
【００３９】続いて、レジストパターンをマスクとし
て、例えばドライエッチング法により、金属層９ａを加
工した後、レジストパターンを除去して金属層９ａをパ
ターン形成し、ヒューズ８および下地金属ＢＬＭを同時
に形成する。ヒューズ８と下地金属ＢＬＭとを同時にパ
ターン形成するので、ヒューズ８を形成するための新た
なマスクを製造する必要がなく、また、ヒューズ８を形
成するために新たな製造工程を追加することもない。
て、例えばドライエッチング法により、金属層９ａを加
工した後、レジストパターンを除去して金属層９ａをパ
ターン形成し、ヒューズ８および下地金属ＢＬＭを同時
に形成する。ヒューズ８と下地金属ＢＬＭとを同時にパ
ターン形成するので、ヒューズ８を形成するための新た
なマスクを製造する必要がなく、また、ヒューズ８を形
成するために新たな製造工程を追加することもない。
【００４０】なお、前記金属層９ａ、９ｂ、９ｃのパタ
ーン形成では、金属層９ｂ、９ｃと金属層９ａとを異な
るレジストパターンを用いて各々加工したが、金属層９
ｂ、９ｃをウエットエッチング法により加工する際のサ
イドエッチングを利用して、一つのレジストパターンで
金属層９ａ、９ｂ、９ｃのパターン形成を行うことも可
能である。また、メタルマスク蒸着法により金属層９ａ
〜９ｃを下層から順に堆積することにより、エッチング
技術を用いることなく金属層９ａ、９ｂ、９ｃのパター
ン形成を行ってもよい。
ーン形成では、金属層９ｂ、９ｃと金属層９ａとを異な
るレジストパターンを用いて各々加工したが、金属層９
ｂ、９ｃをウエットエッチング法により加工する際のサ
イドエッチングを利用して、一つのレジストパターンで
金属層９ａ、９ｂ、９ｃのパターン形成を行うことも可
能である。また、メタルマスク蒸着法により金属層９ａ
〜９ｃを下層から順に堆積することにより、エッチング
技術を用いることなく金属層９ａ、９ｂ、９ｃのパター
ン形成を行ってもよい。
【００４１】このように、本実施の形態１によれば、表
面保護膜１０を無機絶縁膜１０ａと有機膜であるＰＩＱ
膜１０ｂとで構成し、無機絶縁膜１０ａを相対的に柔ら
かいＰＩＱ膜１０ｂで覆い、下地金属ＢＬＭと接する表
面保護膜１０をＰＩＱ膜１０ｂとすることにより、無機
絶縁膜１０ａに加わるＣＣＢバンプ５および／または下
地金属ＢＬＭの応力を低減することができて、無機絶縁
膜１０ａの破断を防ぐことができる。
面保護膜１０を無機絶縁膜１０ａと有機膜であるＰＩＱ
膜１０ｂとで構成し、無機絶縁膜１０ａを相対的に柔ら
かいＰＩＱ膜１０ｂで覆い、下地金属ＢＬＭと接する表
面保護膜１０をＰＩＱ膜１０ｂとすることにより、無機
絶縁膜１０ａに加わるＣＣＢバンプ５および／または下
地金属ＢＬＭの応力を低減することができて、無機絶縁
膜１０ａの破断を防ぐことができる。
【００４２】（実施の形態２）本発明の他の実施の形態
である表面保護膜の構造を図６に示した半導体基板の要
部断面図を用いて説明する。
である表面保護膜の構造を図６に示した半導体基板の要
部断面図を用いて説明する。
【００４３】図６に示すように、金属層９ａ〜９ｃによ
って構成された下地金属ＢＬＭは、表面保護膜１０に穿
孔されたスルーホール１１ｃを通じて、半導体チップ６
の最上層配線である引き出し電極１２と電気的に接続さ
れている。
って構成された下地金属ＢＬＭは、表面保護膜１０に穿
孔されたスルーホール１１ｃを通じて、半導体チップ６
の最上層配線である引き出し電極１２と電気的に接続さ
れている。
【００４４】しかし、半導体チップ６上に形成された絶
縁膜のうちの最終絶縁膜であり、引き出し電極１２の上
層に形成される表面保護膜１０は、ＰＩＱ膜１０ｂのみ
によって構成されている。さらに、引き出し電極１２の
下層には、層間ＰＩＱ膜１３が形成されている。
縁膜のうちの最終絶縁膜であり、引き出し電極１２の上
層に形成される表面保護膜１０は、ＰＩＱ膜１０ｂのみ
によって構成されている。さらに、引き出し電極１２の
下層には、層間ＰＩＱ膜１３が形成されている。
【００４５】このように、本実施の形態２によれば、表
面保護膜１０をＰＩＱ膜１０ｂのみで構成し、さらに引
き出し電極１２下に層間ＰＩＱ膜１３を設けることによ
って、層間ＰＩＱ膜１３の下層の無機絶縁膜に加わるＣ
ＣＢバンプ５および／または下地金属ＢＬＭの応力を低
減して、上記無機絶縁膜の破断を防ぐことができる。
面保護膜１０をＰＩＱ膜１０ｂのみで構成し、さらに引
き出し電極１２下に層間ＰＩＱ膜１３を設けることによ
って、層間ＰＩＱ膜１３の下層の無機絶縁膜に加わるＣ
ＣＢバンプ５および／または下地金属ＢＬＭの応力を低
減して、上記無機絶縁膜の破断を防ぐことができる。
【００４６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４８】本発明によれば、半導体チップ上に形成さ
れる最終絶縁膜または引き出し電極下の無機絶縁膜の破
断を防ぐことができるので、ＣＣＢバンプ用下地電極を
介して引き出し電極に接続されるＣＣＢバンプの信頼性
を向上することができる。
れる最終絶縁膜または引き出し電極下の無機絶縁膜の破
断を防ぐことができるので、ＣＣＢバンプ用下地電極を
介して引き出し電極に接続されるＣＣＢバンプの信頼性
を向上することができる。
【図１】本発明の一実施の形態である表面保護膜を有す
る半導体集積回路装置の要部断面図である。
る半導体集積回路装置の要部断面図である。
【図２】本発明の一実施の形態である表面保護膜の構造
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である表面保護膜の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である表面保護膜の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である表面保護膜の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態である表面保護膜の構
造を示す半導体基板の要部断面図である。
造を示す半導体基板の要部断面図である。
【図７】（ａ）、（ｂ）は、本発明が検討した表面保護
膜の構造を示す半導体基板の要部断面図である。
膜の構造を示す半導体基板の要部断面図である。
１ パッケージ ２ パッケージ基板 ３ パッド電極 ４ パッド電極 ５ ＣＣＢバンプ ６ 半導体チップ ７ アンダーフィル樹脂 ８ ヒューズ ８ａ 切断箇所 ８ｂ1 非切断箇所 ８ｂ2 非切断箇所 ９ａ 金属層 ９ｂ 金属層 ９ｃ 金属層 １０ 表面保護膜 １０ａ 無機絶縁膜 １０ｂ ＰＩＱ膜 １１ａ スルーホール １１ｂ スルーホール １１ｃ スルーホール １２ 引き出し電極 １３ 層間ＰＩＱ膜 ＢＬＭ 下地金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/92 ６０３Ｇ (72)発明者 佐藤 正幸 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 堀内 光明 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH07 HH13 HH17 HH22 JJ01 JJ07 JJ13 JJ17 JJ22 KK08 KK11 KK18 KK33 MM08 MM13 NN06 PP15 PP19 QQ08 QQ09 QQ10 QQ11 QQ19 QQ24 QQ25 QQ37 RR04 RR06 RR09 RR11 RR22 RR27 SS15 SS22 TT04 TT07 VV07 VV11 XX17 XX19 XX33 5F064 DD42 EE53 FF02 FF27 FF32 FF42
Claims (5)
- 【請求項１】 半導体チップに形成された複数の電極導
体パターンが、１層以上の構成材料からなる表面保護膜
の上層に設けられた半導体集積回路装置であって、前記
電極導体パターンと接する前記表面保護膜の構成材料を
有機膜によって構成し、冗長回路の一部を構成する複数
のヒューズを、前記電極導体パターンの少なくとも一部
の構成材料によって構成したことを特徴とする半導体集
積回路装置。 - 【請求項２】 半導体チップに形成された複数の電極導
体パターンが、１層以上の構成材料からなる表面保護膜
の上層に設けられた半導体集積回路装置であって、前記
電極導体パターンと接する前記表面保護膜の構成材料を
有機膜によって構成し、前記電極導体パターンを、Ｃ
ｒ、ＮｉおよびＡｕが下層から順に堆積された積層膜に
よって構成したことを特徴とする半導体集積回路装置。 - 【請求項３】 半導体チップに形成された複数の電極導
体パターンが、１層以上の構成材料からなる表面保護膜
の上層に設けられた半導体集積回路装置であって、前記
電極導体パターンと接する前記表面保護膜の構成材料を
有機膜によって構成し、前記表面保護膜の他の構成材料
であって、前記有機膜の下層に設けられる無機絶縁膜
を、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜、無機ＳＯＧ膜または高
密度プラズマＣＶＤ法によって形成された酸化膜、ある
いはこれら絶縁膜からなる積層膜によって構成したこと
を特徴とする半導体集積回路装置。 - 【請求項４】 半導体チップに形成された複数の電極導
体パターンが、１層以上の構成材料からなる表面保護膜
の上層に設けられた半導体集積回路装置であって、前記
電極導体パターンと接する前記表面保護膜の構成材料を
有機膜によって構成し、前記有機膜を、感光性ポリイミ
ド樹脂膜によって構成したことを特徴とする半導体集積
回路装置。 - 【請求項５】 半導体チップに形成された複数の電極導
体パターンが、１層以上の構成材料からなる表面保護膜
の上層に設けられた半導体集積回路装置であって、前記
電極導体パターンと接する前記表面保護膜の構成材料を
有機膜によって構成し、リフトオフ法、メタルマスク蒸
着法または印刷法によって形成されたＣＣＢバンプが前
記電極導体パターンに接続されていることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066421A JP2001257210A (ja) | 2000-03-10 | 2000-03-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066421A JP2001257210A (ja) | 2000-03-10 | 2000-03-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257210A true JP2001257210A (ja) | 2001-09-21 |
Family
ID=18585782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000066421A Pending JP2001257210A (ja) | 2000-03-10 | 2000-03-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257210A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332694A (ja) * | 2006-07-24 | 2006-12-07 | Megic Corp | 半導体表面上に金属バンプを形成する方法 |
| JP2008028109A (ja) * | 2006-07-20 | 2008-02-07 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US7642647B2 (en) | 2004-05-20 | 2010-01-05 | Nec Electronics Corporation | Semiconductor device |
| US7863739B2 (en) | 2001-03-05 | 2011-01-04 | Megica Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| JP2011249564A (ja) * | 2010-05-27 | 2011-12-08 | Renesas Electronics Corp | 半導体装置の製造方法及び実装構造 |
| JP2014033053A (ja) * | 2012-08-02 | 2014-02-20 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| JP2017034187A (ja) * | 2015-08-05 | 2017-02-09 | ローム株式会社 | 半導体装置 |
-
2000
- 2000-03-10 JP JP2000066421A patent/JP2001257210A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7863739B2 (en) | 2001-03-05 | 2011-01-04 | Megica Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| US8072070B2 (en) | 2001-03-05 | 2011-12-06 | Megica Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| US8368213B2 (en) | 2001-03-05 | 2013-02-05 | Megica Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| US7642647B2 (en) | 2004-05-20 | 2010-01-05 | Nec Electronics Corporation | Semiconductor device |
| JP2008028109A (ja) * | 2006-07-20 | 2008-02-07 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP2006332694A (ja) * | 2006-07-24 | 2006-12-07 | Megic Corp | 半導体表面上に金属バンプを形成する方法 |
| JP2011249564A (ja) * | 2010-05-27 | 2011-12-08 | Renesas Electronics Corp | 半導体装置の製造方法及び実装構造 |
| JP2014033053A (ja) * | 2012-08-02 | 2014-02-20 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| US9082778B2 (en) | 2012-08-02 | 2015-07-14 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of same |
| JP2017034187A (ja) * | 2015-08-05 | 2017-02-09 | ローム株式会社 | 半導体装置 |
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